「adder」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

An error output obtained by the comparison of the output of the amplitude difference with a set value SP by means of an adder 114 is added to the oscillation signal with the adder from a feedback amplifier 115 and fed back to an electrode for z displacement of the piezoelectric tube to control the average distance between the tip part and the sample to a set value.例文帳に追加

加算器１１４で振幅差出力と設定値ＳＰとを比較して得られる誤差出力は帰還増幅器１１５から加算器で発振信号と加算され、ピエゾチューブのｚ変位用電極に帰還されて先端部と試料との平均距離を設定値に制御する。 - 特許庁

The signal voltage Va is generated by feeding back a potential V1 of an end part at the side of a current voltage-converting amplifier 15 of a voltage current-converting resistor 11 to an adder 4 of a signal voltage- generating part 1 and adding the potential V1 to a reference signal voltage Vb at the adder 4.例文帳に追加

電圧電流変換抵抗１１の電流電圧変換アンプ１５側端部の電位Ｖ１を信号電圧生成部１の加算器４にフィードバックして、この加算器４において該電位Ｖ１を基準信号電圧Ｖｂに加算することで信号電圧Ｖａを生成する。 - 特許庁

A 1st adder 4a sums a positive-phase output A of the differential output preamplifier 2 and a negative-phase output B' of the mean value detection circuit, and a 2nd adder 4b sums a negative-phase output A' of the differential output preamplifier 2 and a positive-phase output B of the mean value detection circuit.例文帳に追加

第１の加算器４ａは差動出力前置増幅器２の正相出力Ａと平均値検出回路の逆相出力Ｂ’を加算し、第２の加算器４ｂは差動出力前置増幅器２の逆相出力Ａ’と平均値検出回路の正相出力Ｂを加算する。 - 特許庁

A weighting adder 3I weights and adds the logical value of each lower 5th and 12th bit in this bit column and a weighting adder 3Q weights and adds the logical value of each lower 1st-8th in this bit column, and generate two analog signals whose phases are different by (π/2) radian.例文帳に追加

重み付け加算器３Ｉは、このビット列のうち下位から５〜１２番目の各ビットの論理値を、また、重み付け加算器３Ｑは下位から１〜８番目の各ビットの論理値を、それぞれ重み付けして加算し、互いに位相が（π／２）ラジアン異なる２つのアナログ信号を生成する。 - 特許庁

Furthermore, a control signal 46 from the control signal generating means 45 is used for a cross fade- changeover control signal, an output signal from the means 47 is given to a negative terminal of the adder 44 and also outputted from a terminal 51, and the output of the adder 44 is outputted from a terminal 50.例文帳に追加

さらに制御信号生成手段４５からの制御信号４６がクロスフェード切替え制御信号とされ、切替えられた信号は加算器４４の−側端子に入力されると共に端子５１から出力され、また加算器４４の出力は端子５０から出力される。 - 特許庁

In the digital adder 14-2, digital addition is applied to the non-audio digital signal and the linear encoded digital signal from a linear encoding converter 10-3 and in the digital adder 14-3, digital addition is applied to the non-audio digital signal and the linear encoded digital signal from a linear encoding converter 10-2.例文帳に追加

デジタル加算器１４−２は、無通話音声デジタル信号と線形符号化変換器１０−３からの線形符号化デジタル信号をデジタル加算し、デジタル加算器１４−３は、無通話音声デジタル信号と線形符号化変換器１０−２からの線形符号化デジタル信号をデジタル加算する。 - 特許庁

Since set preset tension Tr is outputted to the adder 48 from a tension setter 50, the additional tension Tp is added to the preset tension Tr by the adder 48, and added tension Ts is determined, and the added tension Ts is outputted to a current-hydraulic pressure converter 52.例文帳に追加

張力設定器５０からは、設定された設定張力Ｔｒが加算器４８へ出力されているので、加算器４８により、設定張力Ｔｒに上乗せ張力Ｔｐが加算され、加算張力Ｔｓが求められ、加算張力Ｔｓが電流・油圧変換器５２へ出力される。 - 特許庁

The audio mixing device includes: an analog adder for adding up a plurality of PDM signals that are respective conversions of a plurality of digital audio signals; and a DA converter for DA-converting a digital audio signal output from the analog adder to output an analog audio signal.例文帳に追加

オーディオミキシング装置は、複数のディジタルオーディオ信号からそれぞれ変換された複数のＰＤＭ信号を加算するアナログ加算器と、上記アナログ加算器から出力されるディジタルオーディオ信号をアナログオーディオ信号にＤＡ変換して出力するＤＡ変換器とを備えた。 - 特許庁

An output from the amplifier 3 is supplied to a level difference detection circuit 15 and plus side terminals of adders 5, 6, and an output of the amplifier 4 is fed to the level difference detection circuit 15, the plus side terminal of the adder 5 and a minus side terminal of the adder 6 through a level control 14.例文帳に追加

この増幅器３の出力はレベル差検出回路１５と加算器５及び６の＋側端子に供給され、増幅器４の出力はレベルコントロール１４を通じてレベル差検出回路１５と加算器５の＋側端子と加算器６の−側端子に供給される。 - 特許庁

An output of the variable amplifier is given to a 2nd adder 18 and a 3rd adder 19, where the signal is added to a substantial stereo microphone output, and since the variable amplifier is changed to be linked with a zoom change so as to obtain an audio change integrated with a video change.例文帳に追加

可変増幅器の出力はそれぞれ第２の加算器１８、第３の加算器１９に接続し、ここで本来のステレオマイクロホン出力と加算し、可変増幅器はズーム変化に連動する変化をするため、映像と一体化した音声変化が得られるものである。 - 特許庁

Both variations are added by an adder 21 and, if the sum is in excess of a tolerance, a correction is calculated by multiplying a correction constant by a correcting device 22.例文帳に追加

両変動値を加算器２１で加算し、許容範囲を越えている場合に、補正器２２にて補正定数を掛けて補正値を算出する。 - 特許庁

Subsequently, a high-frequency component adder 4 generates a signal component of a high-frequency band on the basis of the digital signal, and adds the generated signal component.例文帳に追加

次いでこのデジタル信号をもとにして、高周波成分付加部４により高域周波数帯域の信号成分を生成し付加する。 - 特許庁

Toggling of bits constituting a color signal RGB is detected by a toggling detector 61, and the number of toggled bits is calculated by an adder 62.例文帳に追加

色信号ＲＧＢを構成するビットのトグリングをトグリング検出器６１で検出し、トグリングされたビット数を加算器６２により計算する。 - 特許庁

A multiplier 124 multiplies the pseudo-stationary noise by the gain determined by the gain adjuster 123 and outputs the result to an adder 125.例文帳に追加

乗算器１２４は、利得調整器１２３によって決定された利得を擬似定常雑音信号に乗算して加算器１２５に出力する。 - 特許庁

A converting circuit 71 composed of multipliers 71a and 71b is interposed in a feedback path for the cumulative value from the storage element 23 to the adder 22.例文帳に追加

記憶素子２３から加算器２２への累算値の帰還路には、乗算器７１ａ，７１ｂからなる変換回路７１が介装されている。 - 特許庁

This M-bit adder capable of receiving a first M-bit argument, a second M-bit argument and a carry-in (CI) bit is provided.例文帳に追加

本発明によれば、第一Ｍビット引数、第二Ｍビット引数、キャリィイン（ＣＩ）ビットを受取ることが可能なＭビット加算器が提供される。 - 特許庁

An adder 10 superimposes the composited basic depth model to the R signal 9 of the non-stereoscopic image to generate depth estimate signal.例文帳に追加

加算器１０において、合成した基本奥行きモデルと非立体画像のＲ信号９とを重畳して奥行き推定信号を生成する。 - 特許庁

The number of gates is 3.75, there is an adding speed 2.93 times as high as a binary look-ahead adder composed of 64 digits and 11 steps and the number of gates is 1/2.07.例文帳に追加

ゲート段数は３．７５段で２進先見加算器６４桁１１段の２．９３倍の加算速度があり、ゲート数は１／２．０７である。 - 特許庁

The input digital signal Din and the second digital signal output by the adder-subtractors/detectors 11-14 are input to the selectors 21-24.例文帳に追加

選択器２１〜２４は、入力デジタル信号Ｄinと、加減算器/検出器１１〜１４が出力する第２デジタル信号とが入力される。 - 特許庁

Then, the echo generated in the loop 22 is converted back to analog signals by a D/A converter 24, added to original sounds in an adder 26 and outputted.例文帳に追加

帰還ループ２２で発生されたエコーはＤ／Ａコンバータ２４でアナログ信号に戻され、加算器２６で原音と加算して出力される。 - 特許庁

A second multiplier 5e adjusts the gain of the signal V2, and a second adder 5f adjusts the DC component of the signal V2 after gain adjustment.例文帳に追加

第２乗算器５ｅは信号Ｖ２の利得を調整し、第２加算器５ｆは利得調整後の信号Ｖ２の直流成分を調整する。 - 特許庁

An adder 60 generates a first corrected sound signal NE't by subtracting the pseudo echo sound signal FE't from a collection sound signal NEt.例文帳に追加

加算器６０は収音信号ＮＥｔから擬似反響音信号ＦＥ’ｔを差分することで第１補正音声信号ＮＥ’ｔを生成する。 - 特許庁

A modulated signal S10 from the D/A converter 6 is supplied to an adder 9 which is the previous stage of the loop filter 2 in a PLL unit 10.例文帳に追加

さらに、Ｄ／Ａ変換器６からの変調信号Ｓ１０をＰＬＬ部１０におけるループフィルタ２の前段の加算器９へ印加する。 - 特許庁

The synchronization determination level setting part 40 is provided with a sync chip level detection circuit, a comparison circuit, a chip level selection circuit, a sync chip level holding part, and an adder.例文帳に追加

同期判定レベル設定部は、シンクチップレベル検出回路、比較回路、チップレベル選択回路、シンクチップレベル保持部及び加算器を備える。 - 特許庁

The phase circuit 4 shifts the phase of the frequency dividing signal 0° phase signal) of the frequency dividing circuit 3 by 180° to output the shifted signal to the adder circuit 5.例文帳に追加

位相回路４は、分周回路３の分周信号（０°位相の信号）を、１８０°位相シフト（ｃ）して加算回路５へ出力する。 - 特許庁

In a weight coefficient calculating circuit 208, a weight coefficient (α) is calculated, corresponding to an fD detection value and outputted to the weighting adder circuit 204.例文帳に追加

重み係数算出回路２０８では、ｆＤ検出値に応じて重み係数（α）を算出し、重み付け加算回路２０４に出力する。 - 特許庁

A comparator 16 compares the decoded signal 106 with the reception object 108, and a bit adder 18 generates a mismatched bit number 112 on the basis of a result of comparison.例文帳に追加

比較器16では復調信号106と受信対象108とを比較し、ビット加算器18では比較結果に基づいて不一致ビット数112を生成する。 - 特許庁

An adder circuit 110 adds a block address b-add and the class code of the concerned DCT block thereto to obtain output encoded data.例文帳に追加

付加回路１１０は、注目ＤＣＴブロックに、そのブロックのブロックアドレスｂ＿ａｄｄ及びクラスコードＣＬを付加し、出力符号化データを得る。 - 特許庁

An adder 41 adds a correction value for allowing the central value in a range where the correlation value data can take to reach '10000000' to the correlation value data.例文帳に追加

加算器４１は、相関値データの取り得る範囲の中央値が「１０００００００」になるような補正値を相関値データに加算する。 - 特許庁

A video signal is supplied to a current calculation part 2 and is converted to data corresponding to the overall panel current there and is supplied to the adder 22.例文帳に追加

映像信号は、電流計算部２４に供給され、ここでパネル総電流に相当するデータに変換され、加算器２２に供給される。 - 特許庁

An adder 125 adds the motion compensation output from the discrete cosine transform section 130 to a P-picture and a B-picture which are partially decoded.例文帳に追加

加算器１２５は、一部復号化されたＰピクチャ及びＢピクチャに、離散コサイン変換部１３０からの疎き補償出力を加算する。 - 特許庁

Then an adder 17 sums the signal resulting from detecting the signal from the second inverse unit and the output signal from the conjugate arithmetic unit.例文帳に追加

そして、加算器１７は、第２の逆拡散器の信号信号が検波された後の信号と、共役演算器の出力信号とを加算する。 - 特許庁

The error adder 1 adds the intrafield error E1 and the interfield error E2 to an image data VDR and outputs the same as an image data VD1.例文帳に追加

誤差加算器１は、画像データＶＤＲにフィールド間誤差Ｅ１およびフィールド内誤差Ｅ２を加算して画像データＶＤ１として出力する。 - 特許庁

The adder 12 subtracts the linear signal from the detecting signal of the sensor 16, and outputs the subtracted signal as an error signal.例文帳に追加

加算器１２は、センサ１６の検出信号から上記線形信号を減算し、当該減算した信号を誤差信号として出力する。 - 特許庁

Furthermore, the Fdef is added with the interpolation average signal Zav of a defective signal by an adder 8 after multiplying the correction coefficient Kdef by a multiplier 7.例文帳に追加

さらに、乗算器７で補正係数Ｋｄｅｆを乗算した後、加算器８にて欠陥信号の補間平均信号Ｚａｖと加算する。 - 特許庁

To provide a FIR digital filter which remarkably reduces the entire circuit scale by decreasing the circuit scale of a multiplier and an adder.例文帳に追加

乗算器および加算器の回路規模を小さくし、全体の回路規模を大幅に削減することができるＦＩＲデジタルフィルタを提供する。 - 特許庁

Regarding an input signal passed through a LPF 41, an out-of-band high-frequency sound from a high-frequency sound generating part 42 is calculated by an adder 43.例文帳に追加

ＬＰＦ４１を通過した入力信号は、高周波音発生部４２からの帯域外の高周波音が加算器４３で加算される。 - 特許庁

To reduce errors of operation results of a voltage adder circuit configured by connecting output terminals of two operational amplifiers through two resistors.例文帳に追加

２つのオペアンプの出力端を２つの抵抗を介して接続した構成の電圧加算回路における演算結果の誤差を小さくする。 - 特許庁

A toggling detector 61 detects toggling of bits constituting a color signal RGB, and an adder 62 calculates the number of toggled bits.例文帳に追加

色信号ＲＧＢを構成するビットのトグリングをトグリング検出器６１で検出し、トグリングされたビット数を加算器６２により計算する。 - 特許庁

An identification data adder 120 adds identification data to a signal of a receiving channel received by a tuner body 110 and obtains a signal with identification data.例文帳に追加

識別データ付加部１２０は、チューナ本体１１０が受信した受信チャネルの信号に識別データを付加して識別データ付き信号を得る。 - 特許庁

Encoded image data is decoded by an entropy decoder 14, an inverse quantizer 16, an inverse DCT device 18 and an adder 28.例文帳に追加

符号化画像データは、エントロピー復号化装置１４逆量子化装置１６、逆ＤＣＴ装置１８及び加算器２８により復号化される。 - 特許庁

An adder 111 adds the color carrier component whose amplitude is adjusted to the smoothed video signal to generate a color carrier boost correction signal.例文帳に追加

加算器１１１は、振幅が調整された色キャリア成分を平滑化された映像信号に加算し、色キャリアブースト補正信号を生成する。 - 特許庁

Furthermore, the S_LO is inverted by an inverter circuit 32 and added to the S_IN by an adder circuit 34 to extract an upper-register component S_HO.例文帳に追加

またＳ_ＬＯを反転回路３２で反転し、加算回路３４でＳ_ＩＮと加算することにより高音域成分Ｓ_ＨＯを抽出する。 - 特許庁

A discrimination section 6 discriminates coincidence between the parallel data and the reference data, within a prescribed range of permissible error on the basis of the result of the sum by the adder 5.例文帳に追加

判定部６は、加算器５の加算結果に基づき、所定の許容誤差の範囲内でパラレルデータと参照データとの一致を判定する。 - 特許庁

Output from the adder 104 is the voltage command value of a motor and the neutral voltage of the three-phase motor is corrected by adding the correction voltage.例文帳に追加

この加算器１０４の出力は、モータの電圧指令値であり、補正電圧の加算により、３相モータの中性点電圧が補正される。 - 特許庁