「cache control」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

The cache control part determines whether or not to relax the consistency based on the target performance and the calculated transfer amount.例文帳に追加

キャッシュ制御部は、目標性能と算出された転送量に基づいて、コンシステンシを緩和するか否かを決定する。 - 特許庁

To realize further efficient cache control in a proxy server for caching plurality of data whose sizes or characteristics are different.例文帳に追加

データサイズや、特性の異なる多数のデータをキャッシングするプロキシサーバにおいて、より効率的なキャッシュ制御を行う。 - 特許庁

In this method, a ranking guideline is established by means of a writable cache replacement control array 430.例文帳に追加

本発明に係る方法では、書き込み可能なキャッシュ置き換え制御アレイ４３０を用いて順位付け指針を確立する。 - 特許庁

Then, a destaging control part 142 controls the destaging of the cache so that the dirty data can be prevented from exceeding the upper limit.例文帳に追加

そして、デステージング制御部１４２は、ダーティデータがこの上限を越えないように、キャッシュのデステージングを制御する。 - 特許庁

If set to true, the output of the method will never be displayed (because the output is used to control the cache) dontCacheWhenTheResultIsFalse 例文帳に追加

true を設定すると、メソッドの出力が表示されなくなります(キャッシュの制御用に出力が使用されるからです)。 dontCacheWhenTheResultIsFalse - PEAR

The control means 10 has all of the decoded images of the decoding cache memory 15 deleted at the start or end of the new scenario.例文帳に追加

制御部１０は、新規シナリオの開始時又は終了時に、デコードキャッシュメモリ１５のデコード画像を全て削除させる。 - 特許庁

The cache memory is provided with a first memory, a second memory of a smaller capacity as compared with the first memory, and a leak current control circuit.例文帳に追加

第１のメモリと、この第１のメモリよりも容量の小さい第２のメモリと、リーク電流制御回路とを具える。 - 特許庁

After that, a restart control part 24b of the control device 20b restarts at least the control device 20a with cache data in a cache memory 22a, in the case where the access processing by the control device 20a is stopped and the start information 26b is stored in the nonvolatile storage part 25b when the own device is started.例文帳に追加

その後、制御装置２０ｂの再起動制御部２４ｂは、自装置が起動したとき、制御装置２０ａによるアクセス処理が停止しており、かつ、起動情報２６ｂが不揮発性記憶部２５ｂに記憶されていた場合に、少なくとも制御装置２０ａをキャッシュメモリ２２ａのキャッシュデータを保持したまま再起動させる。 - 特許庁

Each of nodes decodes the control information and address information of an access request issued by a processor or I/O device, generates a cache coincidence control flag showing whether cache coincidence control is required or not, a node number to become the object of transfer and a unit number and adds them to the access request.例文帳に追加

各ノードは、プロセッサあるいはＩ／Ｏ装置が発行するアクセス要求の制御情報とアドレス情報をデコードし、キャッシュ一致制御が必要かどうかを示すキャッシュ一致制御フラグと転送の対象となるノード番号およびユニット番号を生成し、アクセス要求に付加する。 - 特許庁

As a control mode, a mode for inhibiting the discharge of specified data held in the cache memory 11 and a mode for discharging the data held in the cache memory 11 with an ordinary method are provided.例文帳に追加

制御モードとしては、キャッシュメモリ１１で保持される特定のデータの追い出しを禁止するモードと、キャッシュメモリ１１で保持されるデータを通常の方法で追い出すモードとが設けられている。 - 特許庁

A flash memory control part 13 writes, for a given period, cache data into the flash memory 3 when an empty cache page is depleted or with a data synchronization request from the FAT file system part 11 as a turning point.例文帳に追加

フラッシュメモリ制御部１３は一定周期、空きキャッシュページ枯渇時またはＦＡＴファイルシステム部１１からのデータ同期要求を契機に、フラッシュメモリ３へのキャッシュデータの書出しを行う。 - 特許庁

A hit rate of the cache memory is also enhanced to quicken the reading, by adding a priority and a protection flag to an area indicated and read by the read-ahead command to control efficiently the cache memory.例文帳に追加

また、先読みコマンドで指示されて読み出した領域に優先度や保護フラグを付加してキャッシュメモリを効率的に管理することにより、キャッシュメモリのヒット率を向上させ読み出しを高速化する。 - 特許庁

To provide a cache control method capable of suppressing deterioration of processing performance even if receiving a large amount of data, when processing the received data by writing it in a cache memory.例文帳に追加

受信したデータをキャッシュメモリに書き込んで処理を行う場合に、大量のデータを受信する状況であっても、処理性能が低下することを抑制できるキャッシュ制御方法を提供する。 - 特許庁

To provide a RAID apparatus to suppress an increase of processing time for managing a cache with a large capacity, and a RAID control program and a cache management method thereof.例文帳に追加

大容量のキャッシュを備えた場合においても、キャッシュの管理に係る処理時間の増大を抑制することができるＲＡＩＤ装置、ＲＡＩＤ制御プログラムおよびキャッシュ管理方法を提供すること。 - 特許庁

The object program generation processing means generates, from the result of checking the memory access status, an object program for dynamically controlling and using a cache memory by means of a software control function of the cache memory.例文帳に追加

目的プログラム生成処理手段は、メモリアクセス状況の調査結果から、キャッシュメモリのソフトウェア制御機能を用いて動的にキャッシュメモリを制御し利用する目的プログラムを作成する。 - 特許庁

To provide a cache memory and a control method therefore which can determine stack smashing by making improvements mainly to a cache memory without significantly affecting the inner structure of a processor.例文帳に追加

プロセッサの内部構造に大きな影響を与えることなく、主にキャッシュ・メモリに対して改良を加えることでスタック・スマッシングを判別可能なキャッシュ・メモリ及びその制御方法を提供する。 - 特許庁

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3.例文帳に追加

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。 - 特許庁

To provide a cache control method, a switch device and a program of high locality of data, and light load of a cache operation without changing a host device and a storage device in a storage area network.例文帳に追加

ストレージエリアネットワークについて、ホスト装置及び記憶装置を変更することなく、データの局所性が高く、且つキャッシュ動作の負荷が軽い、キャッシュ制御方法、スイッチ装置及びプログラムを提供する。 - 特許庁

The control processing part includes a first cache in which the status information of each piece of hardware is recorded and a status information transmission part for transmitting a plurality of pieces of status information of the first cache to the arithmetic processing part.例文帳に追加

制御処理部は、各ハードウェアの状態情報が記録される第１のキャッシュと、第１のキャッシュの複数の状態情報を演算処理部に伝送する状態情報伝送部とを有する。 - 特許庁

A memory access determination circuit includes a counter 1 that counts a value based on a first value of change, and a control unit 2 that makes a cache determination of the cache memory 6 based on an address corresponding to an output of the counter 1.例文帳に追加

第１の変化値に基づいて値をカウントするカウンタ１と、カウンタ１の出力に対応するアドレスに基づいて、キャッシュメモリ６におけるキャッシュ判定をする制御部２と、を有する。 - 特許庁

To provide a cache coincident control capable of preventing lowering of cache access throughput and increasing of network loads in a computer system for activating a plurality of OSs on a single multi-processor system.例文帳に追加

単一のマルチプロセッサシステム上で複数のＯＳを稼動させる計算機システムにおいて、キャッシュアクセス処理能力の低下、ネットワーク負荷の増加を防ぐことができるキャッシュ一致制御を提供する。 - 特許庁

When the registers are continuously restored from the stack, the memory control device forcibly clears a dirty bit on a hit cache entry simultaneously with the reading of data from the cache memory by the processor core.例文帳に追加

又メモリ制御装置はスタックからの連続的なレジスタ復帰時に、プロセッサコアがキャッシュメモリからデータを読出すと同時に、ヒットしたキャッシュエントリ上のダーティビットを強制的にクリアすることを実現する。 - 特許庁

The thread control unit 9, through a context dedicated bus 12, saves data from a register file 1 to the context cache 8, and at the same time sends data of a new thread from the context cache 8 to the register file 1.例文帳に追加

スレッド制御ユニット９は、コンテキスト専用バス１２を経て、レジスタファイル１からコンテキストキャッシュ８へデータを退避すると同時に、コンテキストキャッシュ８からレジスタファイル１へ新しいスレッドのデータを送る。 - 特許庁

The circuit 25 generates data input output control signals STRB that are commonly used with an external circuit with a prescribed different timing in accordance with a cache hit and a cache mishit.例文帳に追加

制御回路２５は、キャッシュヒット時およびキャッシュミスヒット時のそれぞれに応じて、所定の異なるタイミングにおいて、外部回路とも共有されるデータ入出力制御信号ＳＴＲＢを生成する。 - 特許庁

This cache memory system is provided with a multiway set associative type cache memory 20, a bus load detection part 30 for detecting the load state of a bus to which the cache memory 20 is connected and outputting bus load information D2 and a replacing way control part 40 for changing a replacing method of the cache memory 20 in accordance with the bus load information D2 outputted from the bus load detection part 30.例文帳に追加

マルチウェイセットアソシアティブ方式のキャッシュメモリ２０と、キャッシュメモリ２０が接続されているバスの負荷状態を検出しバス負荷情報Ｄ２を出力するバス負荷検出部３０と、バス負荷検出部３０によるバス負荷情報Ｄ２に応じてキャッシュメモリ２０のリプレース方法を変更するリプレースウェイ制御部４０とを備える。 - 特許庁

This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.例文帳に追加

複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁

To provide a data access control method by a tamper-resistant microprocessor and a cache memory mount processor without the need for a complicated hardware function wherein contents of a cache memory can be read from other programs with a secure method when a plurality of programs share one encryption key without the access limit of the cache memory and without the need for scanning all areas of the cache memory.例文帳に追加

キャッシュメモリのアクセス制限がなく、キャッシュメモリの全領域を走査する必要がなく、複数のプログラムが１つの暗号鍵を共有する際安全な方法で他のプログラムから読み出すことができ、複雑なハードウェア機能が不要な耐タンパマイクロプロセッサ及びキャッシュメモリ搭載プロセッサによるデータアクセス制御方法を提供する。 - 特許庁

A movement control part 26 takes out a cache entry 23a having a high access frequency from the head of the LRU buffer 22, moves it to another cache server 18 placed in the downstream near the contents receiver 14, takes out a cache entry 23n having a low access frequency from the tail of the LRU buffer 22, and moves it to a cache server 18 placed in the upstream near a contents provider.例文帳に追加

移動制御部２６は、ＬＲＵバッファ２２のヘッドからアクセス頻度の高いキャッシュエントリ２３ａを取り出し、コンテンツレシーバ１４に近い下流にある他のキャッシュサーバ１８に移動させ、ＬＲＵバッファ２２のテイルからアクセス頻度の低いキャッシュエントリ２３ｎを取り出し、コンテンツプロバイダに近い上流にあるキャッシュサーバ１８に移動させる。 - 特許庁

To secure reliability when controlling data input/output by achieving block data protection (LA/LRC(Longitudinal Redundancy Check)) and Cache dual write of (user data, control data), in a storage control apparatus having a battery backup memory being an integration of CS/DS (Code Storage/Data Storage) and a cache.例文帳に追加

ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータ保護（ＬＡ／ＬＲＣ）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力の制御時の信頼性を確保する。 - 特許庁

A cache control analyzing part 115 generates access statistical information 116 showing the statistics of timings of cache miss and addresses for cache misses which have occurred in the same addresses in different timings of 10 micro-seconds in N÷5 or more cycles in 1-N cycles of cyclic processing.例文帳に追加

キャッシュ制御解析部１１５は、周期処理の周期１〜周期Ｎのうち、Ｎ÷５以上の周期にて１０マイクロ秒以下のタイミングの差で同じアドレスについて発生したキャッシュミスを対象に、キャッシュミスが発生したタイミングの統計量とアドレスとを示すアクセス統計情報１１６を生成する。 - 特許庁

A server device stores and manages data attached with priority based on use frequency in each identifier of screen information by use places and use time zones of the client device as a screen cache priority table together with a screen cache, and performs control such that synchronization with the screen cache of the client device is performed.例文帳に追加

サーバ装置が、クライアント装置の使用場所と使用時間帯別に画面情報の識別子毎に使用頻度に応じた優先度を付けたデータを、画面キャッシュ優先度テーブルとして画面キャッシュと共に記憶して管理し、クライアント装置の画面キャッシュと同期を取るように制御する。 - 特許庁

To provide a disc device capable of improving the hit efficiency in a cache buffer to a read request from a host device by looking only estimated data ahead and storing them in the cache buffer even in the receipt of a skip read request from the host device, and a cache control method for this device.例文帳に追加

ホストからのスキップ読出し要求があっても、予想されるデータのみを先読みしてキャッシュバッファに蓄えることで、ホスト装置からのリード要求に対するキャッシュバッファでのヒット効率を向上させるディスク装置及び同装置のキャッシュ制御方法を提供することにある。 - 特許庁

In the case that the dividend and the divisor respectively corresponding to the Y operand and the Z operand are not stored in the cache memory 3, the cache control circuit 2 stores an arithmetic result by the division arithmetic circuit 1 as the quotient in the cache memory 3 corresponding to the dividend and the divisor.例文帳に追加

キャッシュ制御回路２は、Ｙオペランド及びＺオペランドにそれぞれ対応する被除数、除数がキャッシュメモリ３に記憶されていない場合には、除算演算回路１による演算結果を商として、当該被除数、除数と対応付けてキャッシュメモリ３に記憶させる。 - 特許庁

To provide a network cache device and a network cache controlling method capable of using cache control of a hit rate higher than that of an LRU for a supposed access pattern and guaranteeing the prescribed value of data volume to be faulted also for an access pattern other than the supposed access pattern.例文帳に追加

本発明の課題は、仮定したアクセスパターンに対しては、ＬＲＵよりもさらにヒット率が高く、仮定したアクセスパターン以外に対しても、フォルトするデータ量の所定値が保証されるキャッシュ制御を用いたネットワークキャッシュ装置およびネットワークキャッシュ制御手法を提供することにある。 - 特許庁

An update management table storage control part 45 stores an update management table stored in a cache memory 25 into a system volume 33.例文帳に追加

更新管理テーブル保存制御部４５は、キャッシュメモリ２５に保存されている更新管理テーブルをシステムボリューム３３に保存する。 - 特許庁

To improve processing performance by preventing an abnormal state of cache coherence control in a semiconductor integrated circuit of an SMP (symmetric multiple processor) configuration.例文帳に追加

ＳＭＰ構成の半導体集積回路装置におけるキャッシュコヒーレンシ制御の異常を防止し、処理性能を向上させる。 - 特許庁

The cache part 2b stores the passage validity/invalidity information transmitted from the data management device 1 to the passage management control part 2a.例文帳に追加

キャッシュ部２ｂには、データ管理装置１から通行管理制御部２ａに送信された通行可否情報が保存される。 - 特許庁

To control duplicate tag of a CPU cache without additional information from a CPU in a multi-processor system in a write back system.例文帳に追加

ライトバック方式のマルチプロセッサシステムにおいて、ＣＰＵからの付加情報なしで、ＣＰＵキャッシュの複製タグ制御を可能にする。 - 特許庁

With the result of this discrimination and designation by a pre-fetching designation register 15, a cache control circuit 5 decides whether or not to perform pre-fetching.例文帳に追加

この判定結果と、プリフェッチ指定レジスタ１５の指定によりキャッシュ制御回路５はプリフェッチを行うか否かを決める。 - 特許庁

Each calculation node includes: a storage device storing a copy block and meta information; a cache control part; and a transfer amount calculation part.例文帳に追加

各計算ノードは、コピーブロックとメタ情報が格納される記憶装置と、キャッシュ制御部と、転送量算出部とを備える。 - 特許庁

A disk command start/end part 24 decides the status of a disk command at its end and informs the cache control part 23 of the result.例文帳に追加

ディスクコマンド起動終了部24は、ディスクコマンド終了時にそのステータスを判定し、結果をキャッシュ制御部23に通知する。 - 特許庁

A classification control part 324 classifies the content acquisition requests according to information about cache servers to be assigned and the like.例文帳に追加

分類制御部３２４は、このコンテンツ取得要求を割り当てるべきキャッシュサーバに関する情報などに基づき分類する。 - 特許庁

A memory control part 14 outputs a CTR signal to a bus controller 10, when a cache is miss-hit, and the control part 12 tries to access an external bus 200, via the memory control part 14.例文帳に追加

キャッシュがミスヒットした場合、メモリ管理部１４は、バスコントローラ１０に対しＣＴＲ信号を出力し、制御部１２は、該メモリ管理部１４を介して、エクスターナルバス２００をアクセスしようとする。 - 特許庁

To provide an apparatus, a system, a method and a program for cache control which properly control a cache memory and prevent the deterioration of performance when collecting detection data from a detection device for transmitting the detection data intermittently and continuously and acquiring attribute information corresponding to the collected detection data from a cache memory or a database.例文帳に追加

間欠接続で検出データを送信する検出装置から検出データを収集し、収集した検出データに対応する属性情報を、キャッシュメモリ又はデータベースから取得する場合に、キャッシュメモリを適正に制御し、パフォーマンスの低下を防止するキャッシュ制御装置、キャッシュ制御システム、キャッシュ制御方法及びキャッシュ制御プログラムを提供する。 - 特許庁

To provide a second cache drive control circuit, a second cache, a RAM and a second cache drive control method, allowing reduction of unnecessary power supply without reducing processing speed of a processor, allowing suppression of a heating value, helping stable operation of the processor, realizing high reliability, and environmentally excellent by suppressing power consumption.例文帳に追加

プロセッサの処理速度の低下をもたらすことなく、不要な電力供給を削減でき、発熱量を抑え、プロセッサの安定動作を助け、高信頼性を実現するとともに、消費電力量を抑えることで環境的に優れるセカンドキャッシュ駆動制御回路、セカンドキャッシュ、ＲＡＭ、及びセカンドキャッシュ駆動制御方法を提供する。 - 特許庁