「clock cycles」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The first STC counter-value generating unit performs a counter operation that performs four increments per 11 cycles of the video clock to generate the STC counter value.例文帳に追加

第１ＳＴＣカウンタ値生成部は、ビデオクロックの１１サイクル毎に４回のインクリメントを行うカウンタ動作を行ってＳＴＣカウンタ値を生成する。 - 特許庁

To provide a display device which can reduce the horizontal stripes which occurs when the interval between the gate clock signal start timing changes similarly in each frame regardless of the frame cycles.例文帳に追加

ゲートクロック信号の立ち上がり間隔の広狭が毎フレームで同じように変化することに起因する横縞の発生をフレーム周期にかかわらず抑止できる表示装置を提供する。 - 特許庁

Clock enabling signals CKE1 and CKE2 for stopping burst transfer are output independently to the SDRAMs 1 and 2 to dispense with cycles for stopping burst transfer.例文帳に追加

また、バースト転送を停止させるためのクロックイネーブル信号ＣＫＥ１，ＣＫＥ２をＳＤＲＡＭ１，２に対して個別に出力するので、バースト転送を止めるためのサイクルが不要である。 - 特許庁

Since a switched capacitor circuit is used to perform subtraction and amplification of a reset voltage from an optical signal by several clock cycles, they are performed quickly.例文帳に追加

光信号からのリセット電圧の引き算と増幅を、スイッチトキャパシタ回路を使って、数クロックサイクルに分けて行うようにしたため、高速に行うようにした。 - 特許庁

The cycle count part 51 calculates the number of waiting cycles according to the start address of burst read-out and performs counting, in synchronization with the clock signal.例文帳に追加

サイクルカウント部５１は、バースト読み出しの開始アドレスに応じたウエイトサイクル数を算出して、クロック信号に同期してカウントを行い。 - 特許庁

To provide an electric field light emission display device whose PWM clock cycles can actively be varied with luminance of inputted video data and its driving method.例文帳に追加

入力される映像データの輝度によって，ＰＷＭクロックの周期が能動的に変更できる電界発光表示装置及びその駆動方法を提供する。 - 特許庁

The maintenance port is configured to set up the writing operation at the start time of the clock cycles and to perform the writing operation at the end time of the retrieval operation and at the start of the retrieval precharge operation.例文帳に追加

メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、検索動作の終了時および検索プリチャージ動作の開始時に書き込み動作を実行するように構成されている。 - 特許庁

A down instruction signal (DWN) is forcibly maintained in an active state for a predetermined period of the clock cycles, if the down signal from the shift circuit (42) is activated by a delay control circuit (20).例文帳に追加

遅延制御回路（２０）により、シフト回路（４２）からのダウン信号が活性化されると強制的に所定クロックサイクル期間ダウン指示信号（ＤＷＮ）を活性状態に維持する。 - 特許庁

To stabilize processing performance even when cycles of processing are very short or when the clock frequency of a processor is lowered in order to reduce the power consumption of the processor.例文帳に追加

処理の周期が非常に短い場合やプロセッサの消費電力を低減するために、プロセッサのクロック周波数を低下させた場合でも処理性能を一定にする。 - 特許庁

A frequency calculation part 15 examines a syntax obtained from the entropy decode part 11, calculates the number of machine cycles necessary for decoding one picture, and determines a frequency of the clock according to these.例文帳に追加

周波数計算部１５は、エントロピーデコード部１１から得られたシンタックスを調べ、１ピクチャを復号するのに必要なマシンサイクル数を計算し、これから、クロックの周波数を決定する。 - 特許庁

Cycles of respective pulses of the data pulse signal string are equalized to those of an oscillator 27, and duty ratios of the respective pulses of the data pulse signal string and clock pulses output from the oscillator 27 are set to 50% respectively.例文帳に追加

データパルス信号列の各パルスの周期と発振器２７の周期とを同一にすると共に、データパルス信号列の各パルスと発振器２７から出力されるクロックパルスのデューティ比をそれぞれ５０％に設定する。 - 特許庁

To provide a PLL circuit and a DLL circuit for stabilizing a control voltage VCNT, in a short time after a phase pull-in operation in the respective cycles of a reference clock.例文帳に追加

基準クロックの各周期において位相引き込み動作後、短時間で制御電圧ＶCNT を安定化させるＰＬＬ回路およびＤＬＬ回路を提供する。 - 特許庁

Then, the number of cycles of inaccurate clock signals is counted by a second counter 260, until is reaches the desired number, and the second counter 260 generates signals indicating that a desired time delay has elapsed at that time, until it reaches the desired number.例文帳に追加

次に、第２のカウンタ２６０が、所望の数に達するまで、不正確なクロック信号の周期数を計数し、その時点で、所望の時間遅延が経過したことを表す信号を発生する。 - 特許庁

Furthermore, because a waveform on the wired-OR wire does not change in a case where internal commands are continuously created in n clock cycles, reduction of the power consumption is also achieved.例文帳に追加

さらに、ｎクロックサイクルで内部コマンドが連続生成されるケースでは、ワイヤードオアされた配線上の波形が変化しないことから、消費電力を削減することも可能となる。 - 特許庁

To solve such a problem that a process of adjusting a timing of inputting data on an information processing apparatus side increases when data that the information processing apparatus receives from an external device are one or more cycles delayed behind a clock of the information processing apparatus.例文帳に追加

外部デバイスから情報処理装置の受信するデータが、情報処理装置のクロックに対して１サイクル以上遅延する場合、情報処理装置側でデータを取り込むタイミングを調節する処理が増加してしまう。 - 特許庁

A value that indicates a minimum number of cycles of a clock signal that are to transpire between successive accesses to any one of storage resources may be received and stored within a configuration circuit of the memory device.例文帳に追加

記憶リソースのいずれか１つに連続アクセスを行う間に生じることになるクロック信号の最小サイクル数を示す値は、メモリ装置の構成回路内で受信および記憶する。 - 特許庁

To provide a SIMD type microprocessor in which an arithmetic processing time is further shortened by reducing the number of cycles of stall or clock wait which used to be excessive in a conventional manner.例文帳に追加

従来、過剰となっていたストールやクロックウェイトのサイクル数を削減して、演算処理時間を一層短縮したＳＩＭＤ型マイクロプロセッサを提供する。 - 特許庁

When the total amount of the both cycle periods satisfies the number of execution cycles of the data processing to be guaranteed and has a margin in the constraint limit of the allowed processing time, the clock signal frequency of the data processing parts is lowered.例文帳に追加

双方のサイクル期間の合計が、前記保証すべきデータ処理の実行サイクル数を満足し且つ許容される処理時間の制約限界に対して余裕があるとき当該データ処理部のクロック信号周波数を低くする。 - 特許庁

Therefore, the charged quantity and the discharged quantity of electric charges during each period of the modulation cycles CIa-CIIIa are all the same quantity of electric charges, 6i [A-clock].例文帳に追加

よって、変調周期ＣIａ〜ＣIIIａの各期間における充電電荷量および放電電荷量は、すべて等しい電荷量である６ｉ［Ａ・クロック］となる。 - 特許庁

When the word clock WCK has ideal sampling cycles, the value stored in the M detection register 52 is "1023", but if an error occurs, the value stored in the M detection register 52 is "1023" or below or "1024" and above.例文帳に追加

ワードクロックＷＣＫが理想的なサンプリング周期を有していればＭ検出レジスタ５２に記憶される値は「１０２３」になるが、誤差があればＭ検出レジスタ５２に記憶される値は「１０２３」未満あるいは「１０２４」以上になる。 - 特許庁

Output bits (Qb) or the binary signal from the second stage are multiplied by N and is introduced into the input of the first stage every N cycles of the clock signal at the first frequency.例文帳に追加

第２段からの出力ビット（Ｑｂ）または２進信号は、Ｎ倍されて、第１周波数のクロック信号の各Ｎサイクルごとに、第１段の入力に導入される。 - 特許庁

When prescribed write data WDT are written in the RAM 1, a ready signal RDY having pulse width of two cycles or more of an output clock signal CKB is outputted from a read starting part 50.例文帳に追加

ＲＡＭ１に所定の書込みデータＷＤＴが書込まれた時点で、読出し起動部５０から出力クロック信号ＣＫＢの２サイクル以上のパルス幅を持つ準備完了信号ＲＤＹが出力される。 - 特許庁

To automatically generate a logic circuit whose circuit scale can be reduced, and the number of clock cycles of which before the end of an operation can be reduced by changing the hierarchical structure of a CDFG.例文帳に追加

ＣＤＦＧの階層構造を変更し、回路規模が小さく、かつ動作完了までのクロック・サイクル数が少ない論理回路の自動生成を可能にする。 - 特許庁

A read-out control regulation circuit 34 generates a read-out control signal so that reading out video data from the 1 port SRAMs 22, 23 is performed at a rate of once every two cycles of read-out clock.例文帳に追加

読み出し制御調整回路３４は、１ポートＳＲＡＭ２２および２３からの映像データの読み出しが読み出しクロックの２サイクルに１回発生するように読み出し制御信号を生成する。 - 特許庁

A write control regulation circuit 31 generates a write control signal so that writing video data in 1 port SRAMs 22, 23 is performed at a rate of once every four cycles of read-out clock.例文帳に追加

書き込み制御調整回路３１は、１ポートＳＲＡＭ２２および２３への映像データの書き込みが読み出しクロックの４サイクルに１回発生するように書き込み制御信号を生成する。 - 特許庁

When the same clock is supplied to the D0 to Dn of the code series generators 101a and 101b in this state, code series α and β of M series having cycles 2n+1-1 are generated at the same time.例文帳に追加

この状態で、各符号系列生成器１０１ａ，１０１ｂの各Ｄ０〜Ｄｎに同一のクロックを与えると、周期２^n+1−１のＭ系列の各符号系列α，βが同時に生成される。 - 特許庁

The DSP 50 samples surface images, which are read alternately in the frequency-halved cycles to acquire the latest sampled surface image and the surface image right before it in cycles of the clock signal, performs image comparison processing, and calculates the moving speed of the transfer belt based upon the result of the image comparison processing to performs servocontrol over the belt motor based upon the calculated moving speed.例文帳に追加

ＤＳＰ５０は、上記交互に読み取られた表面画像を上記２分周された周期でサンプリングし、そのサンプリングされた最新の表面画像及びその直前の表面画像を上記クロック信号の周期で取得して画像比較処理を行い、その画像比較処理結果に基づき転写ベルトの移動速度を算出し、その算出された移動速度に基づきベルトモータのサーボ制御を行う。 - 特許庁

Relating to a synchronous memory device inputting an address and a command synchronizing with a clock and the prescribed strobe signal and a memory module 10 incorporating it, the device is characterized by that recording means 40, 80 recording address signals of the prescribed cycles and a command signal are provided in a memory device or on a memory module and these signals of the prescribed cycles are always recorded and held in a recording means.例文帳に追加

クロックや所定のストローブ信号に同期してアドレスやコマンドを入力する同期型メモリデバイスMD及びそれを搭載するメモリモジュール１０において、メモリデバイス内に又はメモリモジュール上に、所定サイクル分のアドレス信号やコマンド信号を記録する記録手段４０，８０を設け、所定サイクル分のそれらの信号を常に記録手段内に記録して保持することを特徴とする。 - 特許庁

The control part 110 outputs a control signal RSP for establishing a pull-up voltage level of the data terminal SDA at a low voltage level in the m-th clock cycle (m is an integer of 1≤m≤n), among the first to n-th clock cycles (n is an integer of ≥2) input to the clock terminal SCK, corresponding to ID information of the memory device 100.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）のクロックサイクルにおいて、プルアップされたデータ端子ＳＤＡの電圧レベルを低電位レベルに設定するための制御信号ＲＳＰを出力する。 - 特許庁

A ring oscillator composed of the same delay cells as delay cells of a delay circuit for delaying an input clock is used to count oscillation outputs of m cycles of the input clock, and the number of delay cell stages for one cycle of the input clock is calculated to set the number of delay cells for an amount of phase shift.例文帳に追加

入力クロックを遅延させる遅延回路の遅延セルと同一の遅延セルで構成されたリングオシレータを用いて、入力クロックのｍ周期分の発振出力をカウントし、入力クロックの１周期分の遅延セル段数を計算して位相シフト量分の遅延セル段数を設定する。 - 特許庁

Further, an interlock signal is available, and transmitted from the retrieval port to the maintenance port to set the time when the data is written to and read out of the content addressable memory, and consequently the retrieval operation is continuous in the respective clock cycles without being interrupted.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

The row address latch circuits include write-in delaying circuits having the operation to delay the supply of the write row addresses (where, they are not the read row addresses) to the row decoders by the clock signal having at least the prescribed number of cycles.例文帳に追加

前記行アドレスラッチ回路は、書込行アドレス（ただし、読取行アドレスではない）の前記行デコーダへの供給を少なくとも所定のサイクル数の前記クロック信号によって遅延させる働きがある書込遅延回路を備える。 - 特許庁

The motion compensation section reads reference image data consisting of 32 pixels arranged in a horizontal direction by 16 pixels each from a frame memory 24 according to 1st and 2nd clock cycles, and 16 sets of D flip-flop circuits 74 activated selectively extract the required 16 pixels.例文帳に追加

動き補償部において水平方向に並んで配置される３２画素分の参照画像データを１６画素分ずつ第１、第２のクロックサイクルにおいてフレームメモリから読出し、選択的に活性化される１６個のＤフリップフロップ７４にて必要な１６画素が取出される。 - 特許庁

This device is characterized in that a row access command ACT and a column access command RD-read are given to FCRAM as one packet in continuous two clock cycles to shorten a random access time tRAC and a random cycle time tRC.例文帳に追加

ランダムアクセスタイムｔＲＡＣとランダムサイクルタイムｔＲＣを高速化するための、ローアクセスコマンド（ＡＣＴ）とカラムアクセスコマンド（ＲＤリード）を１つのパケットとして、連続する２クロックサイクルでＦＣＲＡＭに与えることを特徴としている。 - 特許庁

An adder means adds the N-bit count value from the up/down counter and the N-bit addition output as the value of a 1st addition result together in specific arithmetic cycles and outputs the carry output pulse of the most significant digit of the addition as the system clock.例文帳に追加

加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁

Before and after start timing and end timing of time division data transfer processing, a holding cycle for signal stabilization is allocated, and rising and falling of the clock for the large-scale logic are performed in synchronization with the holding cycles of both ends.例文帳に追加

時分割データ転送処理の開始タイミングおよび終了タイミングの前後には、信号安定化のための保持サイクルが割りあてられ、大規模論理用クロックの立ち上げおよび立ち下げは、両端の保持サイクルに同期して、おこなわれる。 - 特許庁

The BIST unit generates (k) preliminary failure signals having failure information indicating whether the test data correspond with the expected data or not, and outputs the (k) preliminary failure signals for (m) cycles of a clock signal, by outputting k/m preliminary failure signals each cycle as first through k/m failure signals.例文帳に追加

ＢＩＳＴ部はテストデータと予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、ｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。 - 特許庁

Right before outputting the clock pulses, the CPUs 11 and 12 input the output signal of the RS flip-flop 13, detect whether or not the signal is an ON signal, and detect whether or not the output cycles of the CPUs have varied.例文帳に追加

そして、各ＣＰＵ１１，１２は、自らがクロックパルスを出力する直前に、ＲＳフリップフロップ１３の出力信号を取り込んでそれがオン信号か否かを検出し、これに基づき、ＣＰＵの出力周期が変動したか否かを検出する。 - 特許庁

The tandem type image forming apparatus includes a transfer belt drive by a belt motor, a DSP 50 having a frequency divider 151 halving the frequency of a clock signal from a transmitter 160, and two CMOS sensors which read a surface image on the transfer belt by turns in cycles obtained by halving the frequency.例文帳に追加

タンデム方式の画像形成装置は、ベルトモータにより駆動される転写ベルトと、発信器１６０からのクロック信号を２分周する分周器１５１を備えるＤＳＰ５０と、上記２分周された周期で転写ベルトの表面画像を交互に読み取る２つのＣＭＯＳセンサとを備える。 - 特許庁

A multiport instruction/data integration cache 10 has a plurality of banks 19, which are provided between a parallel processor 13 performing a plurality of processes in one-clock cycles and a main storage and store some of instructions and data stored in the main storage, and a plurality of ports 11.例文帳に追加

１クロック周期で複数の処理を実行する並列プロセッサ１３と主記憶との間に設けられ、主記憶に記憶されている命令及びデータの一部を記憶する、複数のバンク１９及び複数のポート１１を有する多ポート命令・データ統合キャッシュ１０である。 - 特許庁

Then, the memory system is provided with the ECC (error correction code) combination logical circuit (20) coupled with the plurality of memory storage elements and can be operated so as to detect and correct the error of the data read from the plurality of memory storage elements (28) by less than three clock cycles.例文帳に追加

そして、複数のメモリ記憶素子に連結されたＥＣＣ（誤り訂正コード）組み合わせ論理回路（２０）を備え、３クロックサイクル未満で、複数のメモリ記憶素子（２８）から読み出したデータのエラーを検出し修正するように動作可能である。 - 特許庁

Many operation clock cycles wasted in the processor of the conventional technology are saved by compensating the state which is missed to be fetched by the cache memory, namely, a mistake by the cache memory irrespective of whether or not the processor is provided with branching prediction mechanism.例文帳に追加

プロセッサが分岐予測機構を備えているか否かに関わらず、従来技術のプロセッサで浪費されていた多くの動作クロックサイクルは、キャッシュメモリがフェッチし損なっている状況、即ちキャッシュメモリのミスを補償することで節約される。 - 特許庁

The control CPU 11 actuates a task A in fixed cycles on the basis of a clock inputted to itself to make a counter CA count and also actuates a task B on the basis of the trigger signal inputted from the monitor CPU 12 to make a counter CB count.例文帳に追加

また、制御ＣＰＵ１１は、自身に入力されるクロックを基に一定周期でタスクＡを起床し、カウンタＣＡをカウントすると共に、監視ＣＰＵ１２より入力されるトリガ信号を基にタスクＢを起床し、カウンタＣＢをカウントする。 - 特許庁

Audio data inputted to a synchronous data reception section 1 are synchronously transferred to an audio CODEC section 11 through interfaces 7 and 10 according to matching cycles of 1st and 2nd clocks generated by 1st and 2nd clock generation sections 6 and 13.例文帳に追加

同期型データ受信部１に入力された音声データを第１、第２のクロック生成部６，１３からそれぞれ発せられる第１、第２のクロックの一致した周期に従ってインターフェース７，１０を介して音声ＣＯＤＥＣ部１１に同期転送する構成とした。 - 特許庁

An MMR 1 is provided with a Stop 17 switch and a CPU 16 broadcasts to a serial transmission line 4 a transmit signal including operation bits with an inverse contact signal which is turned ON when the Stop switch is opened and clock bits obtained by integrating the number of clocks of a transmitter 15 by monitor cycles.例文帳に追加

ＭＭＲ１にＳｔｏｐ１７スイッチを設け、ＣＰＵ１６がＳｔｏｐスイッチの開放時にＯＮとなる逆接点信号を稼動ビットと、また発信機１５のクロック数を監視周期毎に積算したクロックビットとを含む送信信号をシリアル伝送線４にブロードキャストする。 - 特許庁