「clock cycles」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The local clock counter of the MAC is adjusted by one count each for each number of cycles equal to a 1st adjustment value.例文帳に追加

ＭＡＣのローカルクロックカウンタを、第１の調整値に等しいサイクル数毎に１カウントずつ調整する。 - 特許庁

This signal generating part determines the number of valid cycles of the second access signal according to the frequency information of the clock.例文帳に追加

信号生成部は、クロックの周波数情報に応じて、第２のアクセス信号の有効サイクル数を決定する。 - 特許庁

For instance, it can specify the write recovery time as a multiple of integer or fraction of clock cycles.例文帳に追加

例えば、整数のクロック・サイクルまたは分数のクロック・サイクルとして書込み回復時間を指定することが可能である。 - 特許庁

Moreover, amplitudes of these currents are varied in accordance with count values of counters counting the cycles of the pulse currents with a clock signal.例文帳に追加

またこのパルス電流の振幅は、パルス電流の周期をクロック信号によって計数するカウンタの計数値に応じて可変される。 - 特許庁

If the value indicates a number of clock cycles N that is less than a threshold number, the memory device transfers data associated with a first address between the signaling interface and the data buffer during each of the N cycles of the clock signal.例文帳に追加

この値が、閾値数未満であるクロックサイクル数Ｎを示す場合には、メモリ装置は、クロック信号のＮサイクルのそれぞれの間に、信号インタフェースとデータバッファとの間で、第１のアドレスに関連するデータを転送する。 - 特許庁

An address management circuit 10 of an ATM cell carries out the pipeline processing to both retrieval processing and output processing of an output mode in different clock cycles and also to both retrieval processing and shift processing of a shift mode in different clock cycles respectively.例文帳に追加

ＡＴＭセルのアドレス管理回路１０において、出力モードの検索処理と出力処理を別個のクロックサイクルでパイプライン処理するとともに、シフトモードの検索処理とシフト処理を別個のクロックサイクルでパイプライン処理する。 - 特許庁

The current suppressing signal CD is changed over from an L-level to an H-level after the OFF-period of the intermediate image signal GMi continues over 4 clock cycles or more and changed over from the H-level to the L-level three clock cycles before the intermediate image signal GMi is turned ON.例文帳に追加

電流抑制信号ＣＤは中間画像信号ＧＭｉのオフの期間が４クロックサイクル以上継続した後、ＬレベルからＨレベルに切り替わり、逆に、中間画像信号ＧＭｉがオンとなる３クロックサイクル前にＨレベルからＬレベルに切り替わる。 - 特許庁

In a device for generating a clock signal having a desired phase from input multi-phase clock signals, an intermediate clock generator (11) generates, by using one of the input multi-phase clock signals as a reference clock signal, multi-phase intermediate clock signals in which one cycle is equal to a plurality of cycles of the reference clock signal.例文帳に追加

入力された多相クロック信号から所望の位相のクロック信号を生成する装置において、中間クロック生成器（１１）は、多相クロック信号のいずれか一つを基準クロック信号として、基準クロック信号の複数周期を１周期とする多相中間クロック信号を生成する。 - 特許庁

When receiving communication data in bit units used in start-stop synchronous serial communication, "a characteristic frequency division value with hardware characteristics taken into account based on a frequency division value calculated from a reference clock" relative to the number of clock cycles of a "counter clock derived from the reference clock by dividing its frequency" is calculated.例文帳に追加

調歩同期式のシリアル通信に用いられるビット単位の通信データの受信の際に、「基準クロックを分周したカウンタークロック」のカウンタークロック数に対する、「基準クロックから算出される分周値をもとにハード特性を考慮した特性分周値」を計算する。 - 特許庁

The time ts is measured by counting clock signals having equal intervals from the moment the signal reaches the low level voltage Va to the moment the signal then reaches the high voltage level Vb and multiplying the count number by clock cycles.例文帳に追加

時間ｔｓの測定は、信号が低レベル電圧Ｖａに達し、ついで高電圧レベルＶｂに達するまでの間に等間隔のクロック信号をカウントし、カウント数にクロック周期を乗じて求める。 - 特許庁

During each clock cycle, an encoder processes multiple bits and generates outputs consistent with those generated sequentially over multiple clock cycles in a conventional convolutional encoder.例文帳に追加

各クロックサイクル中、符号器は複数ビットを処理し、従来の畳込み符号器における複数クロックサイクルにわたり順次生成される出力と整合性のある出力を生成する。 - 特許庁

The phase control part receives the reference clock and generates a phase control signal for determining to which cycle among a plurality of cycles of the shift clock the insertion pulse is inserted.例文帳に追加

位相制御部は、基準クロックを受け取って、挿入パルスを、シフトクロックの複数サイクル中のどのサイクルに挿入するかを定める位相制御信号を生成する。 - 特許庁

The abnormality confirmation circuit 107 determines whether the oscillation abnormality of the first clock has occurred within a predetermined period determined by counting cycles of the second clock.例文帳に追加

異常確認回路１０７は、第２クロックの周期をカウントすることにより決定される所定の期間内において、第１クロックの発振異常が発生したか否かを判定する。 - 特許庁

To provide a test circuit and a circuit testing method, which can perform the test for all clock cycles without omission, without decreasing the operational clock frequency.例文帳に追加

動作クロック周波数を落とさずに全てのクロックサイクルについてのテストを漏らさずに行うことが可能なテスト回路及び回路テスト方法を提供すること。 - 特許庁

When changing the processing mode or adding any function or system, the control section 4 refers to the clock cycle table to determine the total number of clock cycles per 1 sec of the DSP 6.例文帳に追加

処理モードの変更、機能や方式の追加を行う場合等に、制御部４は、クロックサイクルテーブルを参照して、ＤＳＰ６の１秒当たりのクロックサイクルの総数を求める。 - 特許庁

A deterioration clock waveform is rectified on a full-wave basis to avoid cancellation of voltage information in the first half and second half cycles of the clock, and negative information in a half cycle is converted into positive information and used to make efficiency of decision making high.例文帳に追加

劣化クロック波形を全波整流し、クロックの前半周期と後半周期の電圧情報の相殺を避けるとともに、負の半周期の情報を正に変換し利用して、判別の高効率化を図る。 - 特許庁

A delay time necessary for synchronizing an external clock EXTCLK with an internal clock INTCLK is not monitored in every cycle but monitored in the first one cycle(monitor cycle) of a plurality of continuous cycles.例文帳に追加

外部クロックＥＸＴＣＬＫと内部クロックＩＮＴＣＬＫの同期をとるために必要な遅延時間を、１サイクルごとにモニタせずに、連続する複数サイクルのうちの最初の１サイクル（モニタサイクル）でモニタする。 - 特許庁

An instruction fetched and decoded by a central processing unit (10) is decoded by the outside of the central processing unit, and the number of clock cycles of a clock signal required for the execution of the decoded specific instruction is judged.例文帳に追加

中央処理装置（１０）がフェッチして解読した命令を前記中央処理装置の外部で解読し、解読した特定の命令の実行に要するクロック信号のクロックサイクル数を判別する。 - 特許庁

Differential value of the period of the predetermined number of cycles of an input clock signal from an expected value of the number of cycles of an output clock signal is calculated in each of a plurality of frames; timing correction is performed based on the differential value during the vertical blanking period of a next frame; and then the pixel data is read from the buffer to be output, in synchronization with an output clock signal.例文帳に追加

それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 - 特許庁

A digital processing unit 240 computes the number of cycles of the desired inaccurate clock signals, corresponding to a desired time delay by the use of the counted value, the number of cycles of inaccurate clock signals 215 supplied from the inaccurate oscillator 200 for a prescribed period, the cycle of the accurate clock signals 280, and a desired time delay.例文帳に追加

ディジタル処理装置２４０は、該計数値と、所定の期間における不正確な発振器２００から供給する不正確なクロック信号２１５の周期数と、正確なクロック信号２８０の周期と、所望の時間遅延とを用いて、所望の時間遅延に相当する所望の不正確なクロック信号の周期数を計算する。 - 特許庁

Then, plural edge trigger signals are generated from the input clock signals, and the cycles of the edge trigger signals are made equal to the 2m cycles of the input clock signals, and the rising edge and falling edge of any edge trigger signal is turned to the rising edge and falling edge of one of the input clock signals by using the noninteger frequency dividing devise.例文帳に追加

そして、非整数周波数分割装置が、複数個のクロック信号エッジトリガ生成回路を用いて、入力クロック信号により複数個のエッジトリガ信号を生成して、エッジトリガ信号の周期は入力クロック信号の２ｍ個の周期に等しく、どのエッジトリガ信号の立上りエッジおよび立下りエッジでも、入力クロック信号の中の一つの立上りエッジおよび立下りエッジに同調する。 - 特許庁

On the other hand, when a system is operated at high speed and writing of one time cannot be performed in one cycle of a system clock signal, a writing cycle mode is set so that writing is performed at least every two cycles of the reference clock, and writing of one time is performed in every two cycles of the reference clock signal.例文帳に追加

一方、システムが高速に動作してシステムクロック信号の一周期内に一回の書き込みが行えない場合は、前記書き込み周期モ−ドは少なくとも二周期の基準クロック信号毎に書き込みが遂行されるように設定され、二周期の基準クロック信号毎に一回書き込みが遂行される。 - 特許庁

A control section 4 measures and registers on a clock cycle table beforehand the number of clock cycles per unit time (e.g. one second) for a DSP 6 to execute essential processing required in each processing mode and the number of clock cycles per unit time for the DSP 6 to execute each processing added in each processing mode.例文帳に追加

制御部４は、予め、ＤＳＰ６が各処理モードにおける必須の処理を実行するための単位時間（例えば、１秒）当たりのクロックサイクルの数と、ＤＳＰ６が各処理モードで追加される個々の処理を実行するための単位時間当たりのクロックサイクルの数とを測定し、クロックサイクルテーブルに登録する。 - 特許庁

Through this correction, cycles of an image PWM signal corresponding to the specified number of pixels are extended by extending cycles of the image clock signal respectively corresponding to the prescribed number of pixels on the scanning line in the main scanning direction by the laser light of the laser diode 43A.例文帳に追加

この補正では、レーザダイオード４３Ａのレーザ光による主走査方向の走査ライン上における所定数の画素にそれぞれ対応する画像クロック信号の周期を伸長することによって、所定数の画素に対応する画像ＰＷＭ信号の周期を伸長する。 - 特許庁

The change is realized by setting up the start and stop duty cycles for forming a ratio for determining a pair of clock frequency bands for changing a PWM signal to respectively different values and setting up the parameters of new start and stop duty cycles.例文帳に追加

これは、ＰＷＭ信号を変更するための１組のクロック周波数を決定する比を形成する開始デューティサイクルと停止デューティサイクルとを異なるものにし、新しい開始デューティサイクルおよび停止デューティサイクルのパラメータを設けることにより、実現される。 - 特許庁

When the comparison result signal is on a low logical level, the NAND gate 123 outputs a clock signal inverted from the clock signal from an oscillator 13, and a driver logic circuit 121 switches it into an ascent mode, where it repeats the charge pump circuit 12 into a pump state and a charge state in clock cycles.例文帳に追加

比較結果信号が論理ローレベルであると、ナンドゲート１２３は発振器１３からのクロック信号を反転したクロック信号を出力し、ドライバロジック回路１２１は、チャージポンプ回路１２をクロック周期でポンプ状態とチャージ状態とを繰り返す上昇モードに切り換える。 - 特許庁

By a control circuit 2000, after receiving the flag signal by the control circuit, a memory device begins to output data associated with a previously received command onto at least one data signal line from a memory array in the predetermined number of read clock cycles, and the aforementioned number of read clock cycles is preliminarily determined according to a feature of signal propagation in order to equalize it to the read latency of the memory device.例文帳に追加

制御回路２０００は、制御回路が前記フラグ信号を受け取ってから所定数の読出しクロックサイクル後に、前に受け入れたコマンドに関連するデータをメモリデバイスがメモリアレイから少なくとも１つのデータ信号線上に出力開始し、メモリデバイスの読み出し待ち時間と等しくするために、前記読み出しクロックサイクルの数は信号伝播の特徴にしたがって予め定められる。 - 特許庁

A multithread processor which outputs a clock frequency control signal to a clock generating circuit and inputs a processor operating frequency generated in the clock generation circuit, schedules at least one thread in fixed cycles based upon the clock frequency control signal irrelevantly to the processor operating frequency.例文帳に追加

クロック生成回路へクロック周波数制御信号を出力し、クロック生成回路で生成されたプロセッサ動作周波数を入力するマルチスレッドプロセッサにおいて、そのクロック周波数制御信号に基づいて、少なくとも１つのスレッドをプロセッサ動作周波数によらず、一定周期でスケジュールする。 - 特許庁

In this case, a plurality of clock signals with phases correlated with the cycles of the image clock are generated by a multiple-phase generating part 4, phase relation among the clock signals, and the inputted image data is detected by a data phase detecting part 5 and at least one clock signal is selected by a latch signal selecting part 6 by the detection result.例文帳に追加

その際、逓倍位相発生部４で画像クロックの周期に相関のある位相を持つ複数のクロック信号を発生し、データ位相検出部５によりそのクロック信号を入力画像データの位相関係を検出し、その検出結果によりラッチ信号選択部６で少なくとも一つのクロック信号を選択する。 - 特許庁

A feedback clock generating circuit 104 generates the multiple number of clocks which are out of phase at equal intervals of 1/the multiple number of clocks and has the same cycles as a reference clock CLK10 and feeds some clock back as a feedback clock CLK15 to a phase comparator 103 to reduce the delay adjustment width of a delay adjusting circuit 102, shortening the lock time.例文帳に追加

帰還クロック生成回路１０４で、１／逓倍数ずつ等間隔に位相がずれた、基準クロックＣＬＫ１０と同じ周期のクロックを逓倍数だけ生成し、何れかのクロックを帰還クロックＣＬＫ１５として位相比較器１０３にフィードバックすることで、遅延調整回路１０２の遅延調整幅を縮小し、ロック時間を短縮する。 - 特許庁

A data shifter 20 shifts read-out data by N clock cycles (N is integer of 0 or more) of the internal test clock signal to output read-out data from the DRAM core MCR operating based on the internal test clock signal at the time of a test mode from the test pin terminal group TPG synchronizing with the external clock signal.例文帳に追加

データシフタ２０は、テストモード時においては内部テストクロック信号に基づいて動作するＤＲＡＭコアＭＣＲからの読出データを、外部クロックテスト信号に同期してテストピン端子群ＴＰＧから出力するために、読出データを内部テストクロック信号のＮクロックサイクル（Ｎは０以上の整数）だけシフトさせる。 - 特許庁

An error amount in bit units is calculated from errors based on respective counter clocks calculated using the division value and the characteristic division value, and based on the error amount, an initial value, which is referenced when the number of clock cycles of the counter clock is counted, is determined.例文帳に追加

分周値と特性分周値を用いて算出されるそれぞれのカウンタークロックに基づく誤差からビット単位での誤差量を算出し、その誤差量をもとにカウンタークロック数の計数を行う際の初期値を決定する。 - 特許庁

While using either a rising edge of a reference clock or a falling edge thereof, a rate discrimination section 101 discriminates a sampling frequency by counting an interval length from a change point of a digital audio interface signal to the next change point with the number of cycles of the reference clock.例文帳に追加

レート判別部１０１によって、基準クロックの立上りエッジ、または立下りエッジの何れか一方を用いて、デジタルオーディオインターフェース信号の変化点から次の変化点までの区間長を基準クロックのサイクル数で計数して、サンプリング周波数を判別する。 - 特許庁

Since the coordinate reader can calculate the cycles T1, T2 by measuring them by a system clock and the attributes of the pen are detected at least with over one cycle of the system clock as difference of the cycle T1, considerable number of attributes are set.例文帳に追加

座標読取装置は、周期Ｔ１，Ｔ２をシステムクロックにより計測して求めることができるため、周期Ｔ１の差としては、少なくともシステムクロックの１周期以上あれば、ペンの属性を検出することができるので、非常の多くの属性を設定することができる。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (t_REF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔ_REF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (tREF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

In an operation stage where a plurality of operations are executed by the plurality of ALUs 22-25, the plurality of operations to be serially executed are executed in one execution cycle by changing execution cycles on the basis of the control clock signal ECLK from the clock control circuit 21.例文帳に追加

この複数のALU２２〜２５によって複数の演算が実行される演算ステージにおいて、直列に実行される前記複数の演算を、クロック制御回路２１からの制御クロック信号ECLKに基づいて、実行サイクルを変更して１つの実行サイクル内で実行させるようにした。 - 特許庁

To obtain a test circuit for a clock generating circuit that can perform sampling accurately equivalent to modulation cycles to shorten a measurement period and conduct an accurate function test of down-spread control as one modulating function of a spectrum spread clock generator (SSCG) by accurately testing a center frequency.例文帳に追加

正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得る。 - 特許庁

To actualize a circuit which controls timing with high precision by outputting a signal with a resolution less than cycles of a reference clock.例文帳に追加

本発明の課題は、基準クロックの周期以下の分解能で信号を出力することにより、高精度なタイミングの制御を行う回路を実現することである。 - 特許庁

A processor consisting of many pipelines having many pipeline stages (142, 146) each of which is to execute instructions with continuous clock cycles is disclosed.例文帳に追加

各々が、連続したクロックサイクルでインストラクションを実行するための多数のパイプラインステージ（１４２、１４６）を有する多数のパイプラインから成るプロセッサが開示される。 - 特許庁

The number of synchronizing register required for readjusting data depends on the number of infinite cycles following data (and output data strobe) relating to transition of a system clock.例文帳に追加

データを再調整するのに要求される同期化レジスタの数は、システムクロックの遷移に関連するデータ（および出力データストローブ）に付随する不定のサイクルの数による。 - 特許庁

Operation speed of memory operation can be increased by such access specification that a column address strobe signal is varied with a rate of one time per plural cycles of a clock signal.例文帳に追加

クロック信号の複数サイクルに１回の割合でカラムアドレスストローブ信号を変化させるというアクセス仕様によってメモリ動作の高速化を図ることが可能になる。 - 特許庁

The variable delay circuit 20 changes the time of the master clock to the slave for adjusting the starting points of test cycles of the master and the slave to integer multiples of the test cycle.例文帳に追加

この可変遅延回路２０は、マスタクロックをスレイブに伝達するまでの時間を変化させ、マスタの試験周期開始時間とスレイブのそれとを試験周期の整数倍になるよう調整する。 - 特許庁

To decrease the number of clock cycles in bus connection and to reduce a hardware quantity as to a bus connection circuit for connecting a bus with a different bit width.例文帳に追加

異なるビット幅のバスを接続するためのバス接続回路において、バス接続時のクロックサイクル数を少なくすると共にハードウェア量を少なくする。 - 特許庁

To provide a method and an apparatus for generating a coded block pattern for high-pass coefficients that decrease the number of operating clock cycles and the frequency of coefficient access.例文帳に追加

動作クロックサイクル数及び係数アクセス数を減少させうるようにした、高域係数に対する符号化ブロックパターン生成方法及び装置を提供する。 - 特許庁