「clock frequency」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

A PLL circuit 50 reproduces a clock synchronization signal of a frequency equivalent to a base rate (B) from an output of the photodiode 46.例文帳に追加

ＰＬＬ回路５０は、フォトダイオード４６の出力からベースレート（Ｂ）に相当する周波数のクロック同期信号を再生する。 - 特許庁

A multiplication counter 105 generates a multiplication clock of an integral multiple of a frequency till the next pulse based on the pulse interval of this time.例文帳に追加

逓倍カウンタ１０５は今回のパルス間隔を基にして次のパルスまでに整数倍の周波数の逓倍クロックを生成する。 - 特許庁

A frequency detection circuit 33 and a controller 34 control the delay time of the variable delay element (d) depending on the clock signal.例文帳に追加

周波数検知回路３３とコントローラ３４により、クロック周波数に応じて可変遅延素子ｄの遅延時間を制御する。 - 特許庁

To increase accuracy of a cam angle signal/crank angle signal by a frequency multiplying clock output means, and to increase versatility of a pulse generation pattern.例文帳に追加

倍周クロック出力手段でカム角信号・クランク角信号の精度を高め、パルス発生パターンの汎用性を高める。 - 特許庁

To provide an integrated circuit capable of testing efficiently a memory block, in an actually operated clock frequency, in a short time.例文帳に追加

実動作のクロック周波数でのメモリブロックのテストを短時間で効率よく実行することができる集積回路を提供する。 - 特許庁

To provide a power consumption control device and method for controlling a clock frequency of an electric apparatus having a CPU variable in clock frequency according to AC power supply frequency reduction in response to tightness for power demand and thereby reducing power demand to reduce total power demand.例文帳に追加

電力需要の逼迫に応じたＡＣ電源周波数の減少量に応じて、クロック周波数可変なＣＰＵを有する電気機器のクロック周波数を制御することができ、もって電力需要を減少させて電力需要の総量を減少させることができる消費電力制御装置および方法を提供する。 - 特許庁

This radio equipment 1 is provided side by side to the existing radio communication system (3), receives a radio frequency signal from the existing radio communication system (3) and transmits the radio frequency signal to a radio section, wherein a clock extracted from the radio frequency signal from the radio communication system (3) is used for at least a portion of an operation clock.例文帳に追加

既設の無線通信システム（３）に併設され、この既設の無線通信システム（３）からの無線周波数信号を受信して無線区間に送信する無線装置１であり、動作クロックの少なくとも一部に、無線通信システム（３）からの無線周波数信号から抽出されるクロックを用いる。 - 特許庁

Consequently, the equalization unit 9 selects the equalization method, the frequency control unit 15 selects an operation clock frequency capable of providing an operation capacity sufficient for executing the selected equalization method, and the power supply voltage control unit 16 selects a power supply voltage corresponding to the operation clock frequency.例文帳に追加

これにより、等化部９は、最適な等化方法を選択し、周波数制御部１５は、選択した等化方法を実行するのに十分な演算能力を提供可能な動作クロック周波数を選択し、電源電圧制御部１６はその動作クロック周波数に応じた電源電圧を選択する。 - 特許庁

To provide a frequency divider circuit for reducing the ratio of a large power consumption circuit, such as a buffer circuit, and avoiding the increase of power consumption due to a limited layout by placing the frequency divider circuit in each clock source with respect to a circuit in charge of division of all the clock sources normally with one frequency divider circuit.例文帳に追加

通常は１つの分周回路で全クロック源の分周を担う回路に対して、各クロック源に分周回路を接続して配置し、バッファ回路などの消費電力の大きい回路の割合を減らして、レイアウト的な制限からくる消費電力の増加を回避する分周回路を提供する。 - 特許庁

When the oscillated frequency reaches the maximum of the input voltage to the oscillated frequency characteristics, the selection signal 7 is changed by the frequency detector circuit 9 so that the selector circuit 8 selects an internal clock signal 6, thus the oscillated frequency is made to exist between the minimum and the maximum of the input voltage to the oscillated frequency characteristics.例文帳に追加

発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 - 特許庁

In a control circuit CTRC, a reference clock operating the semiconductor chip 100 or a high-frequency clock generated from the reference clock is inputted, a control signal CTRL synchronized with the clock is generated, and the capacity elements are connected to or disconnected from the power-supply wiring VDD of the decoupling capacity cells.例文帳に追加

制御回路ＣＴＲＣにおいては、半導体チップ１００を動作させる基準クロック又はそこから生成される高周波数のクロックが入力され、そのクロックに同期した制御信号ＣＴＲＬを生成し、デカップリング容量セルの電源配線ＶＤＤへの容量素子の接続／非接続を行う。 - 特許庁

This semiconductor integrated circuit includes: a first clock domain; a second clock domain operated in the same frequency as the first clock domain, and connected to the first clock domain through a data path; and a path interruption circuit for switching conduction to/from interruption of data transfer through the data path.例文帳に追加

本発明にかかる半導体集積回路は、第１のクロックドメインと、前記第１のクロックドメインと同一の周波数で動作し、前記第１のクロックドメインとデータパスによって接続される第２のクロックドメインと、前記データパスにおけるデータ転送の導通及び遮断を切り替えるパス遮断回路とを備える。 - 特許庁

After some period (some 1/3 of the falling time tf) elapses, a high-speed clock signal, having a frequency higher than a low-speed clock signal, is outputted by a high-speed clock control signal CH, the outputted signal is inputted as the charge pump 27 as the selecting clock signal CLKPUMP, and booting is performed up to a predetermined voltage level.例文帳に追加

ある期間（立ち下がり時間ｔｆの１／３程度）が経過した後、高速クロック制御信号ＣＨによって低速クロック信号より高い周波数の高速クロック信号を出力し、選択クロック信号ＣＬＫＰＵＭＰとしてチャージポンプ２７に入力し、所定の電圧レベルまで昇圧を行う。 - 特許庁

While operating in synchronization with the internal clock signal, the control value creation block receives a target value synchronizing with an external clock signal from outside, which has a lower frequency than the internal clock signal, and creates the control value which changes in synchronization with the internal clock signal based on the received target value.例文帳に追加

ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。 - 特許庁

A CPU waits for a predetermined time (e.g. 5. 6 ms) while writing to a flash EEPROM 2 is performed by a control logic 61 (a page load), during which time it controls a CR clock dividing circuit 72 and shifts an operation clock from a high speed operation clock to a low speed operation clock of a lower frequency.例文帳に追加

ＣＰＵ３はコントロールロジック６１によってフラッシュＥＥＰＲＯＭ２への書込みが行われている間（ページロード）の所定時間（例えば５．６ｍｓ）の間ウェイトし、このウェイトの間ＣＲクロック分周回路７２を制御して動作クロックをそれまでの高速動作クロックからそれより周波数の低い低速動作クロックに切り換える。 - 特許庁

To start operation of a switching power supply without separately installing another power supply circuit supplying power supply voltage at a time of turning on a power supply to a clock generation circuit which generates a clock signal of a switching amplifier in an audio device which divides a frequency of the clock signal of the switching amplifier, and generates the clock signal of the switching power supply.例文帳に追加

スイッチングアンプのクロック信号の周波数を分周してスイッチング電源のクロック信号を生成するオーディオ装置であって、スイッチングアンプのクロック信号を生成するクロック生成回路に電源投入時に電源電圧を供給する別の電源回路を別途設けることなく、スイッチング電源を動作開始すること。 - 特許庁

A timing verification device 11 computes a pulse width in a clock input terminal of an FF (Flip-Flop), to which an input clock signal is transmitted, with the pulse width of the input clock signal and a fluctuation coefficient according to the delay value and operation frequency of the input clock signal, and compares the computed pulse width with a reference value.例文帳に追加

タイミング検証装置１１は、入力されるクロック信号のパルス幅と、そのクロック信号の遅延値と動作周波数に応じた変動係数とによってそのクロック信号が伝達されるＦＦのクロック入力端子におけるパルス幅を算出し、該パルス幅と規格値とを比較するようにした。 - 特許庁

When receiving an external reference clock CLI from a host station, a phase comparator 11 receives it to generate a reference clock CLS, and when the external reference clock CLI is lost, a clock monitor circuit 15 detects it to switch a changeover device 16, and an output of a frequency divider 17 is given to the phase comparator 11.例文帳に追加

上位局からの外部基準クロックＣＬＩが有るときには位相比較器１１へこれを入力して基準クロックＣＬＳを発生し、外部基準クロックＣＬＩがなくなるとクロック監視回路１５がこれを検出して切替器１６を切り替え、分周器１７の出力を位相比較器１１へ入力する。 - 特許庁

A transmission frequency switching section 9 applies a forward direction clock CLK_j and a reverse direction clock CLK_g which are selected from the forward direction clock selecting signal CS_j and the reverse direction clock selecting signal CS_g, to the ultrasonic transducer on the transmission side, as a transmission wave pulse group into which the intermittent period is interposed.例文帳に追加

送信周波数切替スイッチ部９は、順方向クロック選択信号ＣＳ_ｊおよび逆方向クロック選択信号ＣＳ_ｇにより選択された順方向クロックＣＬＫ_ｊおよび逆方向クロックＣＬＫ_ｇを間欠時間をあけた送信波パルス群として送信側の超音波トランスジューサに印加する。 - 特許庁

When a determination key 62 is pressed in a state in which the frequency is being rocked, it is controlled so as to stop the rocking and to output the panel clock 341 of the frequency when stopped.例文帳に追加

周波数が揺動している状態で、決定キー６２が押された場合には、この揺動を停止するよう制御し、停止した時の周波数のパネルクロック３４１を出力する。 - 特許庁

To provide a superconduction frequency divider circuit having simplified circuitry and stably operation that is used for frequency-dividing a clock signal comprising SFQ pulses outputted from an SFQ circuit.例文帳に追加

ＳＦＱ回路から出力されるＳＦＱパルスからなるクロック信号を分周する場合に使用する超電導分周回路に関し、回路の簡略化と動作の安定化を図る。 - 特許庁

When the oscillator 1 is made to generate a specific frequency, a signal obtained by delaying the phase of the output signal of the first frequency divider 2 is used as the clock of the control circuit 6.例文帳に追加

電圧制御発振器１で、特定の周波数を発生させる場合は、第１分周器２の出力信号の位相を遅延させた信号を、分周比制御回路６のクロックとする。 - 特許庁

To provide a detector, a camera and an electronic equipment capable of detecting a deviation in a measured object even with occurrence of disturbance of the same frequency as the frequency of a clock signal.例文帳に追加

クロック信号の周波数と同じ周波数の外乱が発生した場合でも被測定対象の変位の検出が可能な検出装置、カメラ及び電子機器を提供する。 - 特許庁

A residual monitor section 6 is provided to the buffer memory 2 and a frequency control section 7 for setting the frequency of the clock signal generated by the PLL circuit 5 is connected to the residual capacity monitor section 6.例文帳に追加

バッファメモリ２に残量監視部６を設け、この残量監視部６に前記ＰＬＬ回路５で生成するクロック信号の周波数を設定する周波数制御部７を接続する。 - 特許庁

To provide a frequency adjusting method capable of adjusting the standard value (allowable error) of a clock frequency to be within the standard value at a reference temperature without managing a temperature inside a plant at all.例文帳に追加

工場内の温度を全く管理すること無くクロック周波数の規格値（許容誤差）を基準温度に於ける規格値内に調整できる周波数調整方法を提供する。 - 特許庁

The frequency control section 514 controls the oscillation control section 616 for changing the oscillation control signal gradually to change the frequency of the output clock signal gradually.例文帳に追加

周波数制御部５１４は、発振制御部６１６を制御して発振制御信号を徐々に変化させることにより、出力クロック信号の周波数を徐々に変化させる。 - 特許庁

The selecting operation by the selector makes it possible to simultaneously switch the frequency dividing ratio of multiple clocks and then to improve operation efficiency of a circuit block to which the clock frequency dividing circuit is supplied.例文帳に追加

セレクタの選択動作により複数のクロックの分周比を同時に切り替えることができ、クロック分周回路が供給される回路ブロックの動作効率を向上できる。 - 特許庁

Further, at the time of starting signal reading, the waveform equalizing circuit 36 sets the center frequency of the filter based on the frequency of the channel clock of the reproduced signal in a disk center position.例文帳に追加

さらに、波形等化回路３６は、信号読み出しの開始時には、フィルタの中心周波数を、ディスク中心位置の再生信号のチャンネルクロックの周波数に基づき設定する。 - 特許庁

The PLO 2 controls the frequency and phase of an output signal so as to match the frequency and phase of the input signal and outputs the output signal as the intra-equipment clock signal.例文帳に追加

ＰＬＯ２は、出力信号の周波数および位相を入力信号の周波数および位相に一致させるように制御し、出力信号を装置内クロック信号として出力する。 - 特許庁

To quickly capture a satellite signal, even if satellite search reference frequency fluctuates, by frequency fluctuation in a SPS clock source caused by temperature elevation or the like, in an SPS receiver.例文帳に追加

ＳＰＳ受信装置で、温度上昇等によりＧＰＳ用クロック源の周波数変動によって衛星サーチ基準周波数が変動したとしても、衛星信号を迅速に捕捉する。 - 特許庁

The horizontal synchronizing signal is used in common for the vertical synchronizing signals of different frequency, so a clock frequency can be made common and the imaging operation can smoothly be switched.例文帳に追加

異なる周波数の垂直同期信号間で水平同期信号を共通して用いるため、クロック周波数を共通化でき、撮像動作のスムースな切り換えが容易となる。 - 特許庁

A phase comparing signal generator 5 generates a phase difference signal Vpd corresponding to a phase difference between an oscillation signal V_OSC' frequency-divided by the frequency divider 4 and a reference clock signal CLK.例文帳に追加

位相比較信号生成部５は、分周器４により分周された発振信号Ｖ_ｏｓｃ’と、基準クロック信号ＣＬＫの位相差に応じた位相差信号Ｖｐｄを発生する。 - 特許庁

Further, a frequency control unit 15, a power supply voltage control unit 16 and an equalization unit 9 are instructed from a controller 17 so that an operation clock frequency and a power supply voltage matched with the selected equalization method are outputted.例文帳に追加

更に、それに合わせた動作クロック周波数と電源電圧となるように周波数制御部１５、電源電圧制御部１６、及び等化部９にコントローラ１７から指示する。 - 特許庁

To attain measurement of a video signal with high accuracy by generating a clock whose frequency is synchronously with a frequency of a burst signal superimposed on a composite video signal and whose relative phase can freely be controlled.例文帳に追加

複合映像信号に重畳されたバースト信号に周波数同期し、かつ相対位相を自由に制御できるクロックを発生し、高精度な映像信号計測を可能にする。 - 特許庁

To provide an antenna device capable of improving receivability at the frequency of standard radio waves even under a weak magnetic field condition and of suppressing the size enlargement of an antenna, and to provide a radio-frequency clock using the antenna device.例文帳に追加

弱磁界条件下でも標準電波の周波数での受信性に優れ、アンテナのサイズ拡大を抑えることのできるアンテナ装置およびそれを用いた電波時計を提供する。 - 特許庁

A clock signal from an oscillator 1 is inputted to a frequency divider circuit 2 and a constant number (gain control constant) from the outside is inputted from a constant input device 7 to the frequency divider circuit 2.例文帳に追加

発振器１からのクロック信号は分周回路２に入力され、外部からの定数（利得制御定数）は、定数入力装置７から分周回路２に入力される。 - 特許庁

A frequency calculation part 15 examines a syntax obtained from the entropy decode part 11, calculates the number of machine cycles necessary for decoding one picture, and determines a frequency of the clock according to these.例文帳に追加

周波数計算部１５は、エントロピーデコード部１１から得られたシンタックスを調べ、１ピクチャを復号するのに必要なマシンサイクル数を計算し、これから、クロックの周波数を決定する。 - 特許庁

A luminance signal and a chrominance signal are converted into digital signals respectively with a clock signal (frequency with an integer multiple of a sampling frequency for recording/transmission) supplied from a 3rd input terminal 4.例文帳に追加

第３の入力端子４から供給されたクロック信号（記録／伝送のための標本周波数の整数倍の周波数）で輝度信号及び色信号をディジタル化する。 - 特許庁

Consequently, even when the frequency of the reference clock signal is not increased, the frequency having high resolution is detected, and the quality of data can be increased.例文帳に追加

従って、本発明は基準クロック信号の周波数を高めなくても基準クロック周波数だけでも高解像度を有する周波数を検出してデータの品質を上げることができる。 - 特許庁

Therefore, the frequency managers are able to control (410, 508, 710, 814) circuits (120, 182, 212) which generate and provide clock signals having a selected frequency(possibly, two or more) to those devices or buses.例文帳に追加

該周波数マネージャは、従って、これらのデバイス又はバスに対する選択された周波数（複数可）を有するクロック信号を生成し提供する回路(120,182,212)を制御する(410,508,710,814)ことができる。 - 特許庁

A burst lock PLL circuit composed of a phase comparator 14, an LPF 16, a VCO 18 and a frequency divider 20 generates a sampling clock 44 synchronized with the reference signal 36 whose frequency is an integer times as high as the color burst signal 34.例文帳に追加

位相比較器14、LPF16、VCO18および分周器20から構成されるバーストロックPLL回路では、周波数がカラーバースト信号34の整数倍で、基準信号36に同期するサンプリングクロック44を生成する。 - 特許庁

When A/D converting a signal that requires a sampling frequency lower than an operating frequency of the A/D converter is A/D converted, oversampling is performed by generating an n-times ((n) is a natural number) sampling clock.例文帳に追加

そのA/D変換器の動作周波数に満たないサンプリング周波数を要する信号をアナログ／ディジタル変換する場合は、n倍（nは自然数）のサンプリングクロックを生成しオーバーサンプリングを行う。 - 特許庁

To provide an SSCG circuit including a new fractional PLL circuit eliminating a principle of operation of changing the frequency division ratio of a frequency divider which reduces jitter in an output clock signal.例文帳に追加

分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を含むＳＳＣＧ回路であって、出力クロック信号のジッタを低減する。 - 特許庁

By performing 1/2 frequency dividing of the output signal of the phase shifter 20, synchronizing it with an excitation signal to be supplied to the angle detector 10 with a synchronized frequency divider circuit 22, a synchronization clock SQ3 is obtained.例文帳に追加

移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 - 特許庁

Further, a generated signal S11 from a mobile phone electronic circuit is sampled at a sampling circuit unit 130 with a sample clock signal S22 of frequency lower than the frequency of the generated signal S11.例文帳に追加

また、携帯用電子回路からの発生信号Ｓ１１が、サンプル回路部１３０において、発生信号Ｓ１１の周波数より低い周波数のサンプルクロック信号Ｓ２２でサンプリングされる。 - 特許庁