「clock frequency」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

To provide an LCD driving system which is capable of lowering a frequency of a driving clock and is reducing the number of terminals.例文帳に追加

駆動クロックの周波数の下げることができると共に、端子数の削減を図れるようにしたＬＣＤ駆動システムを提供する。 - 特許庁

The CPU determines a clock frequency based on the required throughput stored according to the content of circumstance.例文帳に追加

そして、ＣＰＵは、予め各外部状況内容に応じて記憶してある必要処理能力に基づき、クロック周波数を決定する。 - 特許庁

To provide a receiver capable of absorbing the difference of operation clock frequency from a transmitter, while suppressing degradation and fluctuation of sound quality.例文帳に追加

音質の劣化や変化を抑えつつ、送信装置との動作クロック周波数の相違を吸収できる受信装置を提供する。 - 特許庁

The determination unit 5 determines the clock frequency for every virtual machines 1 and 2 based on the threshold and a use ratio of the physical processors 3.例文帳に追加

決定部５は、仮想マシン１，２ごとに、しきい値と物理的なプロセッサ３の利用率とに基づいてクロック周波数を決定する。 - 特許庁

A deflector and a picture element clock are revolved at a revolution and outputted at a frequency at the time when an image is normally formed by one beam.例文帳に追加

偏向器及び画素クロックは常時１ビームで画像形成する際の回転数で回転され及び周波数で出力される。 - 特許庁

To provide techniques for capturing an output signal from an HIP block operating at a higher clock frequency than a programmable logic.例文帳に追加

プログラマブル論理よりも高いクロック周波数で動作するＨＩＰブロックからの出力信号を捉える技術を提供すること。 - 特許庁

Then, data are written in the block area A by using a reference clock based on a signalling frequency from a quartz oscillator.例文帳に追加

その後、このブロック領域Ａに対して、水晶発振器からの周波数信号に基づく基準クロックを使用してデータを書き込む。 - 特許庁

In short, the frequency of the clock signal generated in a state asynchronous with a horizontal synchronizing signal is varied in a prescribed cycle.例文帳に追加

つまり水平同期信号とは非同期な状態で生成されたクロック信号を所定の周期でそのクロック周波数を可変する。 - 特許庁

To provide a serial-parallel conversion circuit that can sufficiently secure a setup time even when a clock frequency is increased.例文帳に追加

クロック周波数を高くした場合においても、セットアップ時間を十分に確保することができるシリアル−パラレル変換回路の提供。 - 特許庁

To provide an oscillation circuit of a small layout area, for supplying clocks of a stable clock frequency.例文帳に追加

本発明は、レイアウト面積が小さく、クロック周波数が安定したクロックを供給する発振回路を提供することを課題とする。 - 特許庁

A counter circuit 30 starts an operation by release of a system reset signal and counts up frequency divided clock pulse signals to a set value afterwards.例文帳に追加

カウンタ回路３０は、システムリセット信号解除により動作を開始し、以後分周クロックパルス信号を設定値までカウントアップする。 - 特許庁

To enhance the stability and precision of a synchronous clock or frequency by automatically correcting the offset of an analog (active in particular) loop filter.例文帳に追加

アナログ（特に能動型）ループフィルタのオフセットを自動的に補正して同期クロックまたは周波数の安定性および精度を向上させる。 - 特許庁

To provide a spread spectrum clock generator for preventing a frequency modulation profile from changing due to PVT fluctuation.例文帳に追加

ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。 - 特許庁

A serializer 13 converts processing data into wireless transmission serial data with a prescribed clock frequency and a transmitter 11 transmits the serial data.例文帳に追加

処理データはシリアライザ１３により所定クロック周波数の無線伝送用シリアルデータに変換され、送信機１１から送出される。 - 特許庁

The rate conversion circuit 2 outputs a luminance signal and a color difference signal in a time division multiplex system by using a system clock with a high frequency.例文帳に追加

レート変換回路２からは高周波のシステムクロックにより、輝度信号及び色差信号が時分割多重方式で出力される。 - 特許庁

To simplify a circuit by lowering a clock frequency in pulse width modulation even when expressing the same one gradation.例文帳に追加

同じ階調を表す場合でもパルス幅変調におけるクロック周波数を低下させて回路の簡素化等を図るようにすること。 - 特許庁

As a result, a frequency can be adjusted without changing a duty ratio of a clock signal extracted from the present oscillation circuit.例文帳に追加

その結果として、本発振回路から取り出されるクロック信号のデューティ比を変化させずに周波数を調節することができる。 - 特許庁

To performs adjustment of clock frequency in an asynchronous serial communication of an oversample system at a low cost and with high precision.例文帳に追加

オーバーサンプル方式の非同期シリアル通信におけるクロックの周波数の調整を、低コストで精度高く行うことができるようにする。 - 特許庁

To provide a semiconductor laser high in clock reproduction sensitivity and capable of reducing frequency noise of pulse light output under free-running conditions.例文帳に追加

フリーランニング条件下でのパルス光出力の周波数雑音を低減し、クロック再生感度が高い半導体レーザを提供する。 - 特許庁

A signal which synchronizes with a reference clock is sent from a high-frequency transmitter 10 and received by an antenna block 11 composed of a Schottky diode.例文帳に追加

高周波送信機１０から基準クロックに同期した信号を送信して、ショットキーダイオードによるアンテナブロック１１で受信する。 - 特許庁

The imaging signal processing section (3) carries out signal processing on the basis of a clock from the frequency divider means (38) to change the frame rate.例文帳に追加

撮像信号処理手段（３）では分周手段（３８）からのクロックに基づいて信号処理を行うことでフレームレートを変化させる。 - 特許庁

To switch clock signals which are mutually asynchronous and differed in frequency without causing a hazard or duty ratio breakage.例文帳に追加

互いに非同期で且つ周波数の異なるクロック信号を、ハザード及びデューティ比崩れのいずれも発生させずに切り替えられるようにする。 - 特許庁

The quartz oscillator 69 generates a reference clock of a frequency modulated according to the temperature detected by the optical system temperature sensor 50.例文帳に追加

水晶発振器６９は、光学系温度センサ５０が検知した温度に応じて周波数が変調された基準クロックを発生させる。 - 特許庁

To provide a signal processing apparatus or the like that has a relatively simply structure and detects data from a phase modulation signal using a clock having the same frequency as a carrier.例文帳に追加

比較的簡素な構成で搬送波と同じ周波数のクロックを用いて位相変調信号からデータを検出すること。 - 特許庁

The information extraction device 100 can thus calculate the clock frequency dependence degree without making any alteration on the source code.例文帳に追加

これにより、情報抽出装置１００は、ソースコードに手を加えることなしにクロック周波数依存度を算出することができる。 - 特許庁

The clock controller is provided with a memory 2 for storing a control table selected by a signal outputted by the operation of a keyboard 3 or a mouse 4 and capable of selecting the frequency of a clock to be inputted to a CPU, the control table corresponding to the operation of the keyboard 3 or the mouse 4 is accessed from the memory 2 and the clock frequency is selected by the accessed signal.例文帳に追加

キーボード３やマウス４の操作による信号により選択されるとともにＣＰＵに入力されるクロックの周波数を選択するコントロールテーブルが記憶されたメモリー２を設け、キーボード３又はマウス４の操作に対応したコントロールテーブルを前記メモリー２より呼出し、呼出された信号によりクロックの周波数を選択するようにした。 - 特許庁

A phase detection circuit 11 performs a phase control on the basis of a phase difference between the clock signal I'CLK and the input signal DATA, a frequency detection circuit 12 takes in the clock signal ICLK and clock signal QCLK, makes them synchronize with the input signal DATA and performs a frequency control on the basis of the signals that have been taken in.例文帳に追加

そして、位相検出回路１１ではクロック信号Ｉ′ＣＬＫと入力信号ＤＡＴＡとの位相差に基づいて位相制御を行い、周波数検出回路１２ではクロック信号ＩＣＬＫとクロック信号ＱＣＬＫを入力信号ＤＡＴＡに同期して取り込み、その取り込んだ信号に基づいて周波数制御を行うようにする。 - 特許庁

A control part 1 of a radio station (fire alarm TR) thereby compares a time measured by counting the clock signal of the high frequency oscillation circuit 6, with a time measured by counting the clock for operation, so that the time deviation of the intermittent reception interval due to the frequency deviation of the clock for operation is detected with high accuracy.例文帳に追加

したがって、無線局（火災警報器ＴＲ）の制御部１において、高周波発振回路６のクロック信号をカウントして計時される時間と動作用クロックをカウントして計時される時間とを比較すれば、動作用クロックの周波数偏差に起因した間欠受信間隔の時間ずれを高い精度で検出することができる。 - 特許庁

To obtain a frequency multiplier circuit for multiplying a desired clock signal by 2 in electronics, and a transmitter performing CMI encoding of transmission information in synchronism with a clock signal multiplied by 2 generated from the frequency multiplier circuit in which the clock signal multiplied by 2 can be generated precisely and inexpensively with small physical size.例文帳に追加

本発明は、電子機器において所望のクロック信号を２逓倍する周波数逓倍回路と、その周波数逓倍回路によって生成された２逓倍クロック信号に同期して伝送情報のＣＭＩ符号化を行う送信装置とに関し、物理的なサイズが小さく、かつ安価に精度よく２逓倍クロック信号が生成されることを目的とする。 - 特許庁

Furthermore, a multiplier side selection output means 36 stops the operation of the multiplier circuit 26 as required and allows a selector 27 to output the 1/N frequency division clock signal from the frequency divider 24 or a reference clock signal outputted from an external oscillation section 23 externally without any modification in place of an (M/N) multiple clock signal in this case.例文帳に追加

また、逓倍側選択出力手段３６は、逓倍回路２６の動作を必要に応じて停止させ、その時は、セレクタ２７により（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路２４より出力されるＮ分周クロック信号，または、外部発振部２３より出力される基準クロック信号をそのまま外部に出力させる。 - 特許庁

Each slave apparatus 200 adjusts an input signal voltage of a clock generating section 206 in own apparatus, on the basis of the carrier adjustment signal Creg received from the master apparatus 100 so as to match an oscillated frequency fs of the main clock generating section 206 of its own apparatus with the oscillated frequency fm of a main clock generating section 102 of the master apparatus 100.例文帳に追加

各スレーブ装置２００は、マスタ装置１００から受信したキャリア調整信号Ｃｒｅｇに基づいて、自装置内のクロック生成部２０６の入力信号電圧を調整することにより、自装置内のメインクロック生成部２０６の発振周波数ｆｓをマスタ装置１００のメインクロック発生部１０２の発振周波数ｆｍと一致させる。 - 特許庁

This semiconductor device 10 is equipped with the CDR (Clock Data Recovery) circuit 16 which performs clock data recovery for serial data 4 input in synchronization with a spectrum spread clock, and a frequency follow-up control circuit 15 for controlling a frequency band width which can be followed up in the CDR circuit.例文帳に追加

本発明による半導体装置１０は、スペクトラム拡散クロックに同期して入力されるシリアルデータ４に対しクロックデータリカバリを実行するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１６と、ＣＤＲ回路において追従可能な周波数帯域幅を制御する周波数追従制御回路１５とを具備する。 - 特許庁

When transmitting information from the information transmitter 200 to the information receivers 100a and 100b positioned around it, the medium vibration signal of a first frequency higher than an audible frequency is intermittently generated as a clock, and the medium vibration signal of a second frequency higher than the audible frequency, which is different from the first frequency, is intermittently generated corresponding to the data of a transmission object according to the clock.例文帳に追加

情報発信装置２００からその周辺に位置する受信装置１００ａ，１００ｂに対して情報を発信する際、クロックとして可聴周波数より高い第１の周波数の媒体振動信号を間欠的に発生させるとともに、そのクロックに従い、送信対象のデータに応じて第１の周波数と異なる、可聴周波数より高い第２の周波数の媒体振動信号を間欠的に発生させる。 - 特許庁

The timing signal generation circuit 104 generates clock of faster frequency than a control signal of fast operational frequency among a plurality of control signals, a plurality of control signals are multiplexed and serialized by clock and transferred to the imaging element 101 by a low voltage differential transmission method.例文帳に追加

タイミング信号発生回路１０４は、複数の制御信号のうち動作周波数が高速な制御信号よりも更に高速な周波数のクロックを生成し、クロックにより複数の制御信号を多重化しシリアル化し、低電圧差動伝送方式で撮像素子１０１に転送する。 - 特許庁

To provide a delay fixed loop capable of increasing an operating frequency of a DRAM, even when a frequency of an input clock increases, by securing operating margin which allows generation of a rising/polling out enable signal R/FOUTEN using a second DLL clock FCLK_DLLOE.例文帳に追加

入力クロックの周波数が高まっても、第２ＤＬＬクロックＦＣＬＫ＿ＤＬＬＯＥにより、ライジング／ポーリングアウトイネーブル信号Ｒ／ＦＯＵＴＥＮを生成することができる動作マージンを確保することにより、ＤＲＡＭの動作周波数を高めることができる遅延固定ループを提供すること。 - 特許庁

In the clock signal control means, a duty ratio setting means obtains the order of harmonic components superimposed on a reception band on the basis of the frequency of a clock signal and a reception frequency, and obtains a duty ratio at which the harmonic components can be decreased on the basis of the order, and sets the obtained duty ratio.例文帳に追加

クロック信号制御手段において、デューティ比設定手段は、クロック信号の周波数と、受信周波数とに基づいて、受信帯域に重なる高調波成分の次数を求め、次数に基づいて、高調波成分が下げられるデューティ比を求めて設定する。 - 特許庁

The second frequency is a plurality of times as high as the first frequency, Output timing which is equal to or earlier than the cycle start phase of the clock signal output from the clock terminal can be selected in the command and address signal output from the command and the address terminal.例文帳に追加

前記第２の周波数は第１の周波数の複数倍とされ、前記コマンド及びアドレス端子から出力されるコマンド及びアドレス信号には前記クロック端子から出力されるクロック信号のサイクル開始位相と同等又はそれよりも早い出力タイミングが選択可能にされる。 - 特許庁

If the protocol does not require the rapid response (S305, NO), the clock frequency is set low (S309) and if the protocol requires the rapid response (S305, YES), the clock frequency is set high (S306), the transfer of response data is prepared (S307), and then data are transferred (S308).例文帳に追加

プロトコルが早い応答を要しないときは（Ｓ３０５、ＮＯ）、クロック周波数を低く設定し（Ｓ３０９）、また、プロトコルが早い応答を必要としているときは（Ｓ３０５、ＹＥＳ）、クロック周波数を高く設定して（Ｓ３０６）、応答データの転送準備をし（Ｓ３０７）、データを転送する（Ｓ３０８）。 - 特許庁

A timing information generation part 32 in the controller 8 recognizes current clock frequency from the inputted information 28, calculates timing information 29 for changing an interface signal by converting the information into clock frequency and transmits the information 29 to an interface signal generation part 31.例文帳に追加

Ｉ／Ｏバスコントローラ８内にあるタイミング情報発生部３２は入力されたクロック周波数情報２８から現在のクロック周波数を認識し、インタフェース信号の変化するタイミング情報２９をクロック周波数に換算して算出し、インタフェース信号発生部３１に伝える。 - 特許庁

The frequency/voltage control circuit 40 determines, when at least one maximum digital quantity exceeds reference digital quantity, that power supply voltage is NG and does not change a frequency of a clock output from a clock generation device 20 and power supply voltage output from a regulator 30.例文帳に追加

周波数／電圧制御回路４０は、最大デジタル量のうち基準デジタル量を上回るものが一つでもあった場合には、電源電圧がＮＧであると判定し、クロック発生装置２０から出力されるクロックの周波数やレギュレータ３０から出力される電源電圧を変更しない。 - 特許庁

To provide a phase holding type PLL circuit which can reduce a locking time by starting the following operation of a voltage-controlled oscillator in a direction where correct locking to a reference clock of a changed frequency is possible in the case of stopping the reference clock and thereafter restarting it with the frequency changed.例文帳に追加

基準クロックを停止させた後、周波数を変更して再開させた場合に、周波数の変更された基準クロックに正しくロックできる方向に電圧制御発振器の追従動作を開始させることができ、ロックタイムを短縮することができる位相保持型ＰＬＬ回路を提供する。 - 特許庁

The same test data are inputted into a plurality of identical functional blocks 2a, 2b, 2c from a test data input terminal 5, and an identical functional block 2a is operated by a low-frequency clock signal, and the residual identical functional blocks 2b, 2c are operated by a high-frequency clock signal.例文帳に追加

複数の同一機能ブロック２ａ、２ｂ、２ｃに対して、テストデータ入力端子５から同一のテストデータを入力し、一つの同一機能ブロック２ａを低周波数クロック信号で動作させ、その残りの同一機能ブロック２ｂ、２ｃを高周波数クロック信号で動作させる。 - 特許庁

The oscillator receives the clock signal of a first frequency, which clocks the operation of the oscillator and a binary word (Nb) of several bits at one input, and supplies to one output the binary word and output signal of a frequency which is determined as the function of the binary word and the clock signal.例文帳に追加

発振器は、１つの入力に、発振器の動作をクロックする第１周波数のクロック信号といくつかのビットの２進ワード（Ｎｂ）とを受信し、１出力に、２進ワードとクロック信号の関数として決定された周波数の出力信号を提供する。 - 特許庁

Even when the period of the compared clock is slightly smaller than a multiple of 2N of a period of the clock signal, the dead zone is provided similarly by using a delay circuit 18, and no signal is outputted to a low frequency terminal 12, when the period difference is larger, that is, the frequency difference is smaller.例文帳に追加

比較クロックの周期がクロック信号の周期の２Ｎ倍よりも僅かに小さいときも、同様に遅延回路１８を用いてデッドゾーンを設ける構成になっており、その周期差、つまり周波数差が小さいときは、周波数小端子１２には信号を出力しない。 - 特許庁

An n-bit data signal in response to a high-speed clock of a frequency f to be input from the outside is made N times by a data signal conversion part 2, to convert it into an N×n-bit data signal, and also a clock of frequency f to be input from externally is divided 1/N times by a divider 3.例文帳に追加

外部より入力される周波数ｆの高速のクロックに対応したｎビットのデータ信号を、データ信号変換部２でＮ倍して、Ｎ×ｎビットのデータ信号に変換するとともに、外部より入力される周波数ｆのクロックを、分周器３で１／Ｎ倍に分周する。 - 特許庁