「clock frequency」に関連した英語例文の一覧と使い方(46ページ目) - Weblio英語例文検索

A control part 6 divides a certain frequency into several kinds of clocks by a clock divider, the divided clock is selected by a selector 8, counted by a counter 9, and control signals 1,2 and 3 are generated.例文帳に追加

制御部６は任意の周波数を分周器７により数種類のクロックに分周し、分周されたクロックをセレクタ８で選択しカウンタ９でカウントし制御信号１、２、３を生成する。 - 特許庁

At that time, the clock signal TX_CK supplied to the data transmission circuit 2 by the clock generation circuit 5 is made to include the jitter that is depth of modulation and a modulation frequency according to each kind of setting signal.例文帳に追加

この時、クロック生成回路５がデータ送信回路２へ供給するクロック信号ＴＸ＿ＣＫに各種設定信号に応じた変調周波数および変調の深さとなるジッタを含ませる。 - 特許庁

In the PLL circuit 40 of a post-stage, comparison of frequencies and phases is performed to the intermediate clock from the PLL circuit 30 by using a dividing signal to a high frequency, and a clock for synchronization is generated.例文帳に追加

また、後段のＰＬＬ回路４０では、ＰＬＬ回路３０からの中間クロックに対し、高い周波数に分周信号により、周波数及び位相の比較を行い、同期用クロックを生成する。 - 特許庁

To eliminate the setup of a clock frequency giving a harmonic interference and to suppress the occurrence of harmonic interference by a clock signal from a channel selection reception processor to the other device.例文帳に追加

高調波妨害を与えるクロック周波数の設定を除外できるようにすると共に、当該装置から他の装置へのクロック信号による高調波妨害の発生を抑制できるようにする。 - 特許庁

To provide an image forming device and method, and an image reader and method that provide no effect due to fluctuations in a clock frequency even when adopting a dithering clock.例文帳に追加

ディザリング・クロックを適用した場合であっても、クロック周波数の変動による影響を与えることのない画像形成装置および方法ならびに画像読み取り装置および方法を提供する。 - 特許庁

In a disk driver, HDC/MPU 23 adjusts a clock frequency of a data clock generation circuit 212 so as to compensate the magnetic disk for the rotation jitter in writing and reading user data.例文帳に追加

本発明の一例において、ＨＤＣ／ＭＰＵ２３は、ユーザ・データの書き込み及び読み出しにおいて、磁気ディスクの回転ジッタを補償するように、データ・クロック生成回路２１２のクロック周波数を調整する。 - 特許庁

To provide a voltage controlled oscillator in which temperature characteristics are corrected and a frequency variable range is reduced, a clock converter provided with the voltage controlled oscillator and an electronic appliance using the clock converter.例文帳に追加

温度特性を補正して周波数可変範囲の少ない電圧制御型発振器、この電圧制御型発振器を備えたクロック変換器およびこのクロック変換器を用いた電子機器を提供する。 - 特許庁

To provide a technology for generating a restoring clock signal using a multi-mode clock data recovery (CDR) circuit meeting requirements of flexible ranged operating frequency F and continuous identical codes CID.例文帳に追加

柔軟なレンジの動作周波数Ｆならびに連続同一符号ＣＩＤ要件に対応するマルチモードクロックデータリカバリ（ＣＤＲ）回路を使用して復元クロック信号を生成するための技術を提供する。 - 特許庁

An pseudo-random modulation circuit which subjects the frequency of switching clock signals of a switching power supply circuit to the pseudo-random modulation is introduced, so as to intentionally give jitters to the switching clock signals.例文帳に追加

スイッチング・レギュレータ電源回路のスイッチ・クロックの周波数を擬似ランダム変調する擬似ランダム変調回路を導入することにより、スイッチ・クロックに意図的に揺らぎ（ジッタ）を与えるようにした。 - 特許庁

When starting an oscillation operation, the DDS 10 outputs a signal from an output terminal 12 and also outputs a clock synchronized with the varying operation of the oscillation frequency from a synchronization/clock terminal 13.例文帳に追加

ＤＤＳ１０は発振動作を開始すると、出力端子１２から信号を出力すると共に同期／クロック端子１３から発振周波数の可変動作に同期したクロックを出力する。 - 特許庁

When the frequency of the clock signal from the OSC 28 is at most a specified value, the diffusion clock signal whose oscillation source is the SSCG 29 is transmitted as a timing signal to all circuit blocks.例文帳に追加

また、ＯＳＣ２８からのクロック信号の周波数がある一定の値以下の場合、全ての回路ブロックにＳＳＣＧ２９を発振源とした拡散クロック信号がタイミング信号として送信される。 - 特許庁

To reduce the noise of an image in an imaging test by mounting a clock circuit having a small amount of jitter onto a performance board, and to supply a clock having a frequency required by a user.例文帳に追加

ジッタの少ないクロック回路をパフォーマンスボード上に搭載することで、撮像試験における画像のノイズを低減し、なおかつユーザーが必要とする周波数のクロックを供給することを目的とする。 - 特許庁

The 1/2 frequency divided clock signal Q3 is outputted only in the case that the logic state of the signal Q2 synchronized with the source clock signal CLK in the D flip-flop 3 is high in level.例文帳に追加

この１／２分周クロック信号Ｑ３は、Ｄ型フリップフロップ３で原クロック信号ＣＬＫに同期化させた信号Ｑ２の論理状態が高レベルになっている場合にのみ出力される。 - 特許庁

The multi-valued data can be expressed by outputting the image signal ϕ3 of a pulse width corresponding to data of a higher resolution than that of the clock signal even if the frequency of the clock signal is not raised.例文帳に追加

これにより、クロック信号の周波数を高めなくても、クロック信号よりも高い分解能のデータに対応したパルス幅の画像信号φ３を出力し、多値データを表現することができる。 - 特許庁

On the basis of the phase comparison of a delay clock signal D4, outputted from a variable delay circuit group 3 and a frequency divided clock signal (1/n)CLK, feedback control is applied to delay in the variable delay circuit group.例文帳に追加

可変遅延回路群３から出力された遅延クロック信号Ｄ４と分周クロック信号（１／ｎ）ＣＬＫとの位相比較に基づいて可変遅延回路群における遅延がフィードバック制御される。 - 特許庁

To provide a clock monitoring device capable of simultaneously monitoring the frequency and duty ratio of an operating clock, and easily monitoring two clocks even in equipment to be operated with two different clocks.例文帳に追加

動作クロックの周波数とデューティ比を同時に監視することができ、異なる２つのクロックで動作する機器においても容易に２つのクロックを監視することができるクロック監視装置を提供すること。 - 特許庁

In a general operation mode, a clock controlling circuit 8 supplies a clock signal of high frequency allowing access to the memory for display 12 from the CPU 2 and the display controller 10 is operated at a high speed.例文帳に追加

通常の動作モード時には、クロック制御回路８は、ＣＰＵ２から表示用メモリ１２へのアクセスを可能とする高周波数のクロック信号を供給して表示コントローラ１０を高速動作させる。 - 特許庁

When three continuous pulses of the clock signal CLK are inputted to the T-FF as they are, an output signal OUT of the T-FF 21 is a signal obtained by dividing the frequency of the clock signal CLK into two.例文帳に追加

クロック信号ＣＬＫの連続した３パルスがそのままＴ−ＦＦに入力されると、Ｔ−ＦＦ２１の出力信号ＯＵＴは、クロック信号ＣＬＫを２分周した信号となる。 - 特許庁

First/second relay flip-flops capture and output the output data of a transmitting flip-flop while being synchronized with first/second transition edges of a third clock having the same frequency as that of a first clock.例文帳に追加

第１および第２中継フリップフロップは、第１クロックと同一の周波数を有する第３クロックの第１および第２遷移エッジに同期して送信フリップフロップの出力データを取り込んで出力する。 - 特許庁

Flip-flops FF1 to FF3 apply 1/4-frequency division to a clock inputted to a clock terminal by feedbacking the output of the flip-flop FF3 of a last stage to the flip-flop FF1 of a first stage.例文帳に追加

フリップフロップＦＦ１〜ＦＦ３は、最終段のフリップフロップＦＦ３の出力が１段目のフリップフロップＦＦ１にフィードバックされることによってクロック端子に入力されるクロックを４分周する。 - 特許庁

A synchronizing clock circuit 22 (synchronizing signal generating apparatus for serial communication) comprises: a reference clock circuit 220; a phase comparator 221; a PLL filter 222; a VCO 223; and a frequency divider circuit 224.例文帳に追加

同期クロック回路２２（シリアル通信用同期信号発生装置）は、基準クロック回路２２０と、位相比較器２２１と、ＰＬＬフィルタ２２２と、ＶＣＯ２２３と、分周回路２２４とから構成されている。 - 特許庁

To appropriately discriminate a phase error of an N-phase clock in a digital PLL device for realizing the high speed reproduction or high playability while lowering operating frequency by a new algorithm using the N-phase clock.例文帳に追加

Ｎ相クロックを使用する新規なアルゴリズムにより動作周波数を低くし、高速再生や高いプレヤビリティを達成するデジタルＰＬＬ装置において、Ｎ相クロックの位相誤差を適切に判定する。 - 特許庁

Furthermore, a receiver side 20 uses edges of the clock signal CLK to demultiplex the multiplexed signal (its frequency is twice that of the clock) into the original input signals D2 and ST2.例文帳に追加

更に、受信側２０においても、多重化された信号（周波数はクロックの２倍）をクロック信号ＣＬＫのエッジを使用して、元の入力信号Ｄ２および入力信号ＳＴ２のに分離する。 - 特許庁

To solve the problem that a processor consumes a useless power since a method for setting the clock frequency of a clock to be supplied to a processor to a value obtained by assuming the maximum processing quantity to be performed by the processor.例文帳に追加

プロセッサに対して供給するクロックのクロック周波数をプロセッサが行う最大処理量を想定した値に設定する方法が用いられていたため、プロセッサが無駄な電力を消費する。 - 特許庁

The bit synchronization circuit 1 consists of a polyphase clock generating circuit 2, phase comparator 3, identification circuit 4, majority phase decision circuit 5, data selection circuit 6, clock frequency divider circuit 7, storage circuit 8, and delay circuit 9.例文帳に追加

ビット同期回路1は多相クロック発生回路2、位相比較器3、識別回路4、多数決位相決定回路5、データ選択回路6、クロック分周回路7、保持回路8、遅延回路9から構成される。 - 特許庁

A phase comparison circuit 3 for composing the phase-locked loop 10 compares the phase of the clock signal, that the LIU1 extracts from the Iub signal with that of a clock signal outputted from a frequency-dividing circuit 6.例文帳に追加

位相同期ループ１０を構成する位相比較回路３は、ＬＩＵ１がＩｕｂ信号から抽出したクロック信号と、分周回路６から出力されるクロック信号とを位相比較する。 - 特許庁

The method and device would allow videos taken by an electronic device with input clock frequency other than 27 MHz, to be encoded by using two different clock frequencies for playing back on TV.例文帳に追加

方法および装置は２７ＭＨｚ以外入力クロック周波数を有する電子装置で撮られたビデオを２つの異なったクロック周波数を用いて符号化してテレビで再生することを可能にする。 - 特許庁

Power consumption of the processor for properly clocking each subsystem is minimized by providing a clock controller 26 including a plurality of phase-locked loops for generating various clock signals of different frequency.例文帳に追加

周波数の異なるクロック信号を発生するための複数のフェイズロックドループを含むクロック制御装置２６を設けて種々のサブシステムを適切にクロックするためのプロセッサの電力消費は小さい。 - 特許庁

In accordance with a bus timing set value selection signal corresponding to operation clock frequency supplied from a clock control circuit as a selector string, set values in the bus timing set value table are selected.例文帳に追加

セレクタ列でクロック制御回路から供給される動作クロック周波数に対応するバスタイミング設定値選択信号に従って、上記バスタイミング設定値テーブル中の設定値を選択する。 - 特許庁

An AD conversion clock ADCLK corresponding to the frequency level of the spread clock SSCG_CLK out of AD conversion clocks ADCLK input to the selector circuit 11 with different delay amounts is output from the selector circuit 11.例文帳に追加

異なる遅延量でセレクタ回路１１に入力されたＡＤ変換クロックＡＤＣＬＫのうち、拡散クロックＳＳＣＧ＿ＣＬＫの周波数レベルに応じたものがセレクタ回路１１から出力される。 - 特許庁

This system comprises a clock switching circuit 6 for switching the frequency of the clock supplied to a UART 7 between the software stop mode state and the usual operating state of a CPU core part 2.例文帳に追加

ＣＰＵコア部２がソフトウェアストップモード状態にある場合と通常動作状態にある場合とで、ＵＡＲＴ７に供給するクロックの周波数を切り替えるクロック切り替え回路６を具備する。 - 特許庁

A shift register comprising two stages of FF11_i, 13_i is provided corresponding to a plurality of transmission data Si (for example, i=0-3), and is held by a frequency dividing clock CKD for dividing a system clock CLK by four.例文帳に追加

複数の送信データＳｉ（例えば、ｉ＝０〜３）に対応して２段のＦＦ１１_ｉ，１３_ｉからなるシフトレジスタを設け、システムクロックＣＬＫを１／４に分周した分周クロックＣＫＤで保持する。 - 特許庁

A first counter 21 of a divider circuit 2a is operated in synchronism with a rising edge of a reference clock signal ICK and generates a first division signal RCK, which divides the frequency of the reference clock signal ICK.例文帳に追加

分周回路２ａの第１カウンタ２１は基準クロック信号ＩＣＫの立ち上がりエッジに同期動作して基準クロック信号ＩＣＫを分周した第１分周信号ＲＣＫを出力する。 - 特許庁

As a result, even when the frequency of the audio clock is changed, the oscillated frequency of a VCO section 54 can be kept constant, the variable divider section 56 outputs a signal with a prescribed frequency to keep the frequency of a signal given to the phase comparator section 52 constant.例文帳に追加

この結果、オーディオクロックの周波数が変化しても、ＶＣＯ部５４の発振周波数を一定に保つことができ、可変デバイド部５６は、一定の周波数の信号を出力し、位相比較部５２に入力される信号の周波数を一定に保つことができる。 - 特許庁

Since the carry signal CY is activated in an internal state before one period of the clock CK earlier than an internal state reset by the frequency divider 17 both the frequency dividers 17, 27 are reset with the carry signal CY without losing a ratio of frequency division of the frequency dividers 17, 27.例文帳に追加

分周器１７がリセットされる内部状態よりもクロックＣＫの一周期前の内部状態でキャリー信号ＣＹが活性化するので、分周器１７，２７の分周の割合を損なうことなく、キャリー信号ＣＹにより分周器１７，２７の両方のリセットを行うことができる。 - 特許庁

Thus, the frequency F2 determined by the second variable resistor 122 is made to be the center part of a frequency, and the frequency F1 determined by the first variable resistor 121 is made to be a variation, and the frequency obtained by synthesizing both of them is outputted from the VCO part 101 as the system clock.例文帳に追加

これによって、第２の可変抵抗器１２２によって決まる周波数Ｆ２が周波数の中心部分となり、第１の可変抵抗器１２１に決まる周波数Ｆ１が変動分となって両者を合成した周波数がＶＣＯ部１０１からシステムクロックとして出力される。 - 特許庁

The latency counter has: a frequency dividing circuit 120 generating a plurality of frequency dividing clocks LCLKE, LCLKO having mutually different phases based on an internal clock LCLK; and frequency-dividing counter circuits 130, 140 counting the latency of an internal command based on the corresponding frequency-dividing clocks LCLKE, LCLKO.例文帳に追加

内部クロックＬＣＬＫに基づいて互いに位相の異なる複数の分周クロックＬＣＬＫＥ，ＬＣＬＫＯを生成する分周回路１２０と、それぞれ対応する分周クロックＬＣＬＫＥ，ＬＣＬＫＯに基づいて内部コマンドのレイテンシをカウントする分周カウンタ回路１３０，１４０とを備える。 - 特許庁

Each of frequency division data from a memory storing a plurality of frequency division data is sequentially and repetitively read and every time the frequency division data to be read are coincident with the number of pulses of a constant frequency signal generated from an oscillation circuit 2, a signal with an inverted logic level is outputted as a clock signal.例文帳に追加

複数の分周データが記憶されているメモリから分周データの各々を順次繰り返し読み出し、この読み出された分周データと、発振回路が発生した定周波数信号のパルス数とが一致する度に論理レベルの反転する信号をクロック信号として出力する。 - 特許庁

An output terminal (output tap) whose phase coincides with the phase of an operation clock of the VCO 300 is selected by using the function of the DPLL circuit and succeeding optimum VCO oscillation frequency is determined from the selected output tap position and current VCO oscillation frequency and the current VCO oscillation frequency is switched to the determined frequency.例文帳に追加

ＤＰＬＬ回路の機能を用いてＶＣＯ３００の動作クロックと位相が一致する出力端子（出力タップ）を選択し、この選択された出力タップ位置と現在のＶＣＯ発振周波数とから次の最適なＶＣＯ発振周波数を決定し、切り替える。 - 特許庁

A VCO 70 generates a reference clock signal CLOCK, which is voltage-divided according to resistance values of resisters 68, 69 connected in series and has a frequency proportional to a charging voltage Vm of the capacitor 67, and a MPU 40 operates in accordance with the reference clock signal CLOCK, and the MPU 40 generates/stops a boosting clock signal FCT for charging the capacitor 67.例文帳に追加

コンデンサ６７の、直列接続された抵抗６８，６９の抵抗値に応じて分圧され充電電圧Ｖｍに応じた周波数の基準クロック信号ＣＬＯＣＫをＶＣＯ７０で生成し、その基準クロック信号ＣＬＯＣＫに従ってＭＰＵ４０が動作し、そのＭＰＵ４０によりコンデンサ６７を充電するための昇圧用クロック信号ＦＣＴの生成、停止を行なう。 - 特許庁

In a parallel-serial conversion circuit, a clock propagation path is formed to sequentially give a reference clock signal or a clock signal which is obtained by frequency-converting the reference clock signal, corresponding to each of operational frequencies from the data converter of a first stage to the data converter of a final stage when operating multistage connected data converters in accordance with timing of the clock signal.例文帳に追加

パラレル−シリアル変換回路では、多段接続したデータ変換部をクロック信号のタイミングに従って動作させる際に、各々の動作周波数に対応した、基準クロック信号または該基準クロック信号を周波数変換したクロック信号が、初段のデータ変換部から最終段のデータ変換部に順次与えられるようにクロック伝搬経路が形成されている。 - 特許庁

A data transfer system comprises a data transmitting section for transmitting a second clock signal generated by frequency-dividing a first clock signal and a data signal containing 2 bits in each cycle of the second clock signal, and a data receiving section for receiving the second clock signal and the data signal and detecting the 2 bits contained in the data signal independently for each cycle of the second clock signal.例文帳に追加

データ転送システムは、第１のクロック信号を分周して生成された第２のクロック信号と、第２のクロック信号の１サイクル毎に２ビットを含むデータ信号と、を送信するデータ送信部と、第２のクロック信号及びデータ信号を受信し、データ信号に含まれる２ビットを第２のクロック信号の１サイクル毎に独立して検出するデータ受信部と、を備える。 - 特許庁

In changing the frequency division ratio of the frequency divider circuit 11 and the frequency division ratio of a frequency divider circuit 13 of the PLL 12, the internal logic circuit 19 controls a selector 15 via a mask generating circuit 18 before the changing to select a bypass clock 41 not using the PLL 12 and to supply the bypass clock 41 to the internal logic circuit 19 via an AND circuit 17.例文帳に追加

分周回路１１の分周比及びＰＬＬ１２の分周回路１３の分周比を変更する場合には、その前に、内部ロジック回路１９はマスク生成回路１８を介してセレクタ１５を制御して、ＰＬＬ１２を使用しないバイパスクロック４１を選択させ、このバイパスクロック４１をＡＮＤ回路１７を経て内部ロジック回路１９へ供給させる。 - 特許庁

In addition, the reception means includes a signal extraction means for extracting the clock signal from the received reception signal, and also for frequency-demodulating the extracted clock signal, thereby extracting the transmission signal used for modulation of the clock signal.例文帳に追加

さらに、上記受信手段は受信した受信信号からクロック信号を抽出すると共に、上記抽出したクロック信号を周波数復調し、当該クロック信号の変調に用いられた送信信号を抽出する信号抽出手段を備えている。 - 特許庁

To provide a memory card capable of improving a problem with occurrence of skew of data and clock signals by providing the clock signals from a data transferring side, and improving a data transfer speed by increasing a clock frequency, digital equipment, and a method of interfacing these two devices with each other.例文帳に追加

それぞれデータを転送する側からクロック信号を提供してデータとクロックとのスキュー発生問題を改善し、かつクロック周波数を高めてデータ転送速度を向上させうるメモリカードと、デジタル機器及び二つの装置間のデータインタフェース方法を提供する。 - 特許庁