「clock generator」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

The microcomputer 10 calculates SOC of the lead battery 1 in a normal mode when the power is supplied from the generator 7, and is operated in a sleep mode not for calculating the battery charging state by reducing the operational clock frequency of a CPU when the power is supplied from the lead battery 1, and the power consumption is lower than that in the normal mode.例文帳に追加

マイコン１０は、発電機７から電力が供給されたときにノーマルモードで鉛電池１のＳＯＣを演算し、鉛電池１から電力が供給されたときにＣＰＵの動作クロック周波数が下げられバッテリの充電状態を演算しないスリープモードで動作し、ノーマルモードより低消費電力となる。 - 特許庁

A recording stream generator 17 generates a recording data block stream RDBS synchronized with the phase of a recording clock RCK from input recorded data RD, and a data phase signal RDPR indicating the phase of a data unit for each predetermined data unit constituting the recorded data block stream RDBS.例文帳に追加

記録ストリーム生成器１７は、入力された記録データＲＤから記録クロックＲＣＫの位相に同期した記録データブロックストリームＲＤＢＳを生成し、更に記録データブロックストリームＲＤＢＳを構成する所定データユニット毎に、該データユニットの位相を示すデータ位相信号ＲＤＰＲを生成する。 - 特許庁

The LTC generator 110 comprises a rising edge detector 302, that is adapted to detect a frame synchronization input, corresponding to a beginning of a frame time of video data and to generate a first synchronization signal corresponding to the frame sync input and a frame length measuring block 304, that is adapted to count a number of clock cycles in the frame time.例文帳に追加

ＬＴＣ発生器１１０は、ビデオデータのフレーム時間の始まりに対応するフレーム同期入力を検出し、かつフレーム同期入力に対応する第１の同期信号を生成する立上り検出器３０２と、フレーム時間内のクロックサイクル数をカウントするフレーム長測定ブロック３０４とを備える。 - 特許庁

Serial data 101 inputted to a data distribution circuit 1 are distributed to one of n pieces of the cells for which 512 bits are one unit on this memory 3 specified by an address 102 and the data are stored in the address specified by a bit address generator 2 for moving the address by one bit each by a clock 102.例文帳に追加

データ振分け回路１に入力されたシリアルデータ１０１をアドレス１０２で指定されたメモリ３上の５１２ビットを一単位としたｎ個のセルのうちの一つのセルに振分け、クロック１０２によって１ビットずつアドレスを移動するビットアドレス発生器２の指定するアドレスにデータを格納する。 - 特許庁

The sensor unit 18 has a delay circuit 29 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 27, and a drive pulse generator 20 generates a second storage period signal S2 based on the synchronizing signal delayed by the delay circuit 29 and the reference clock CR.例文帳に追加

センサユニット１８においては、同様に、遅延回路２９が同期信号Ｓ___Sを遅延量設定部２７により設定された遅延量分遅延させて出力し、駆動パルス発生部２０が遅延回路２９により遅延された同期信号および基準クロックＣ_Rに基づき第２の蓄積期間信号Ｓ_2を発生する。 - 特許庁

The sensor unit 17 has a delay circuit 28 for outputting a synchronizing signal SS delayed by a delay quantity set by a delay quantity setting unit 26, and a drive pulse generator 19 generates a first storage period signal S1 based on the synchronizing signal delayed by the delay circuit 28 and a reference clock CR.例文帳に追加

センサユニット１７においては、遅延回路２８が同期信号Ｓ_Sを遅延量設定部２６により設定された遅延量分遅延させて出力し、駆動パルス発生部１９が遅延回路２８により遅延された同期信号および基準クロックＣ_Rに基づき第１の蓄積期間信号Ｓ_1を発生する。 - 特許庁

The digital beam forming antenna apparatus comprises a plurality of antennas 1, an RF switch 13, one-system RF amplifier 2, one-system downconverter section 6, an A/D converter 8, a memory 14, an interpolation section 16, a clock generator 15, and a digital signal processing section 12.例文帳に追加

ディジタルビームフォーミングアンテナ装置であって、その構成要素が、複数のアンテナ１と、１個のＲＦスイッチ１３と、１系統のＲＦアンプ２と、１系統のダウンコンバータ部６と、１個のＡ／Ｄ変換器８と、メモリ１４と、補間部１６と、クロック発生器１５と、ディジタル信号処理部１２とを備えて構成されている。 - 特許庁

When display numerical value is set forward by a numerical value forward key in correcting a time code, predetermined information such as "CLOCK" is displayed after a predetermined numerical value, and real time information is set in a time code generator in response to that the display contents should be fixed in displaying the predetermined information.例文帳に追加

タイムコードの修正時において数値送りキーによる表示数値送りが行われるときに、所定の数値の次に「ＣＬＯＣＫ」などの所定情報を表示し、この所定情報の表示時に表示内容を確定すべき状態となったことに応じ、実時間情報をタイムコード発生器に設定する。 - 特許庁

The physical random number generator 1 is provided with a control circuit 6 which sequentially holds the parallel random number in the registers 5 every time the parallel random number is generated, reads out the parallel random number from the registers 5 according to a readout clock signal to output, and shifts the parallel random number from another register 5 into a register 5 having completed reading, thereby updating the contents thereof sequentially.例文帳に追加

パラレル乱数が生成される度にレジスター５に順次パラレル乱数を保持し、かつ、読出しクロック信号に応じてレジスター５からパラレル乱数を読み出して出力するとともに、読み出しの終了したレジスター５に他のレジスター５からパラレル乱数をシフトさせて内容を逐次更新する制御回路６を備える。 - 特許庁

A format signal transmitting clock CLK of each track is transmitted to a formatter system 15 from a pulse generator 13, and further a pit exposing data signal is transmitted to a control circuit 17 of short pit exposing beam intensity, then the short pit is formed by transmitting a pit forming signal to an optical modulator 3 from the circuit 17.例文帳に追加

パルスジェネレータ１３から各トラックのフォーマット信号送出クロックＣＬＫをフォーマッタシステム１５に送出し、さらに短ピット露光ビーム強度制御回路１７にピット露光データ信号を送出し、回路１７から光変調器３にピット形成信号を送出することにより、短ピットを形成する。 - 特許庁

Since the pixel clock and the pulse modulation signal generator 10 can generate modulation data in which a "1" bit is delayed on a 1/32 to 3/32 pixel basis in a modulation data generation section 11, it is possible to delay PM signals generated on the 1/32 to 3/32 pixel basis.例文帳に追加

画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１において“１”ｂｉｔを１/３２〜３／３２画素単位で遅らせた変調データを生成することができるので、これに基づいて生成されるＰＭ信号を１／３２〜３／３２画素単位で遅くすることが可能である。 - 特許庁

An automatic signal generator 30 repeatedly counts from an initial value to an end value with a specified clock, and supplies the illumination start signal to the driving current control unit 20 when the count value reaches a specified illumination start value, or the extinction start signal to the control unit 20 when the count value reaches a specified extinction start value.例文帳に追加

自動信号発生部３０は、初期値から終了値まで所定のクロックで繰り返しカウントし、得られたカウント値が所定の点灯開始値と一致したときに点灯開始信号を駆動電流制御部２０に供給し、カウント値が所定の消灯開始値と一致したときに消灯開始信号を駆動電流制御部２０に供給する。 - 特許庁

An operation clock DCK of the signal generation part 27A generated by a digital function generator 28 is stepwise reduced at a prescribed rate as the zone number increases according to the zone number detected by the track/zone position detecting part 25A, and the time base of the laser output control signal and the laser deflection control signal are stepwise reduced.例文帳に追加

ディジタル関数発生器２８が発生する信号発生部２７Ａの動作クロックＤＣＫは、トラック／ゾーン位置検出部２５Ａで検出されたゾーン番号に応じて、ゾーン番号が大きくなるに従い、所定の割合で段階的に小さくされ、レーザ出力制御信号とレーザ偏向制御信号の時間軸が段階的に縮小される。 - 特許庁

The confidential information transmission device is provided with a PCR(program clock reference) generator 3 which generates a periodic PCR, a variable delay device 11 which modulates the period of the PCR in accordance with information to be concealed, and a transmission device which uses one stream to multiplex PCR packets into image data and transmits the PCR with the modulated period.例文帳に追加

秘匿情報伝送装置は、周期性を持つＰＣＲ（プログラムクロックリファレンス）を作成するＰＣＲ作成装置３と、秘匿されるべき情報に従って、ＰＣＲの周期を変調する可変遅延装置１１と、一つのストリームを使用しながらＰＣＲパケットを画像データに多重して、変調された周期でＰＣＲを送信する送信装置とを備える。 - 特許庁

A bitmap image is developed in an image storing section 10 by a CPU (not shown in the figure) and the developed bitmap image is transferred to a parallel-serial converter circuit 40 by a video DMA circuit 30 and is then converted to serial image data by an image basic clock generated by a PLL CLK Generator 30.例文帳に追加

図示されないＣＰＵ等により、画像格納部１０にビットマップイメージを展開し、展開されたビットマップイメージはＶｉｄｅｏＤＭＡ回路３０により、Ｐａｒａｌｌｅｌ−Ｓｅｒｉａｌ変換回路４０に転送され、ＰＬＬ ＣＬＫ Ｇｅｎｅｒａｔｏｒ２０によって生成された画像基本クロックにより、Ｓｅｒｉａｌ画像データに変換される。 - 特許庁

A frequency interval of a generated frequency comb can be changed by changing an electrical frequency of the clock signal to the regular interval optical frequency comb generator, and an irregular interval frequency comb can be generated by selectively using only a specific optical frequency of continuous light of the generated frequency comb.例文帳に追加

等間隔光周波数コム発生器へのクロック信号の電気周波数を可変することにより、発生される周波数コムの周波数間隔を可変することができると共に、発生された周波数コムの連続光のうち、特定の光周波数のみ選択的に使用することにより、不等間隔の周波数コムを生成可能となる。 - 特許庁

A software interface circuit coupled to the processor and the clock generator autonomously determines based at least on the command or data whether the second circuit will perform the second function or be idle in an upcoming period and disables one or more of the clocks to the second circuit if the second circuit will be idle in the upcoming period.例文帳に追加

プロセッサ及びクロック生成器に接続されたソフトウェアインタフェース回路は、第２の回路が次回の周期において第２の機能を実行するか又はアイドル状態になるかどうかを、少なくともコマンド又はデータに基づいて自律的に判定し、第２の回路が次回の周期においてアイドル状態になる場合に第２の回路へのクロックの一つ以上を無効化する。 - 特許庁

A frequency diffusion information generation circuit 90 is provided; sine waves are generated from phase error information and frequency diffusion information outputted from a digital LPF 8 by a second DTO 91 and a second DAC 92, and multiplied by an analog PLL 93; and thereby the clock generator capable of outputting clocks subjected to frequency diffusion from a clock output terminal 94, and consciously diffusing frequencies to suppress interference generated form high frequencies used by a system.例文帳に追加

周波数拡散情報発生回路９０を設け、第二のＤＴＯ９１と第二のＤＡＣ９２にてデジタルＬＰＦ８から出力される位相誤差情報と周波数拡散情報から正弦波を発生し、アナログＰＬＬ９３で逓倍することにより、クロック出力端子９４から周波数拡散されたクロックを出力することができ、システムが用いる高い周波数からでる妨害を抑制するために意識的に周波数を拡散できるクロック発生装置を得ることができる。 - 特許庁

The resetting circuit is a circuit for initializing the internal clock of a semiconductor memory device, and provided with an external voltage detector for detecting the level of an external voltage to generate a first resetting signal, and a second resetting signal generator for generating a second resetting signal by subjecting a predetermined external signal applied from the outside and the first resetting signal to a logical operation.例文帳に追加

本発明のリセット回路は、半導体メモリ装置の内部回路を初期化するための回路であって、外部電圧のレベルを検出して第１リセット信号を発生させる外部電圧検出器及び外部から印加される所定の外部信号と第１リセット信号とを論理演算して第２リセット信号を発生させる第２リセット信号発生器を備える。 - 特許庁

The auto-precharge control circuit includes: a precharge command delay unit generating a plurality of first precharge command delay signals in response to a write auto-precharge command signal and the internal clock signal; at least one bank address delay unit generating a delayed bank address signal; and a precharge main signal generator outputting the precharge main signal, based on the delayed bank address signal.例文帳に追加

ライトオートプリチャージ命令信号及び内部クロック信号に応答して、複数の第１ プリチャージ命令遅延信号を発生させるプリチャージ命令遅延部と、遅延されたバンクアドレス信号を発生させる少なくとも一つのバンクアドレス遅延部と、遅延されたバンクアドレス信号に基づいてプリチャージメイン信号を出力するプリチャージメイン信号生成部と、を備える自動プリチャージ制御回路。 - 特許庁

An authentication apparatus 200 has a processor 208, at least one activator 204 coupled to the processor 208, an internal clock 212, a random number generator 216, an optional additional static memory 220 and a signal output 224, and generates a digital signature using a current time (time identifier), an identified secrete key, and a generated random number, which are called secure identifiers, and issues it.例文帳に追加

プロセッサ２０８とプロセッサ２０８に結合された少なくとも１つの起動器２０４、内部クロック２１２、乱数生成器２１６、任意の付加的なスタティックメモリ２２０、および信号出力２２４を有する認証装置２００において、安全な識別子と呼ばれる、現在の時間（時間識別子）、識別された秘密鍵、および生成された乱数を用いて、デジタル署名を生成し、発行する。 - 特許庁

The code generator for a code for diffusion that is used in a code division multiplex access system comprises a counter circuit for counting clock signals for outputting, a mask circuit for masking each output bit in the count circuit by a preset mask bit, and an exclusive logic OR circuit for calculating an exclusive logical OR to the output bit of the mask circuit for outputting as an output code.例文帳に追加

符号分割多重アクセス方式で用いられる拡散用コードのコード発生器において、クロック信号をカウントして出力するカウンタ回路と、予め設定されたマスクビットによりカウンタ回路の各出力ビットをマスキングするマスク回路と、このマスク回路の出力ビットに対して排他的論理和を演算して出力コードとして出力する排他的論理和回路とを設ける。 - 特許庁

The random number generator 100 includes: a temperature sensor 126 for detecting ambient temperature; and a long period sequence generation circuit 130 for generating a long period sequence comprising clock-synchronized pseudo-random numbers, and starting generation of the long period sequence when the temperature detected by the temperature sensor 126 reaches a threshold.例文帳に追加

本発明に係る乱数発生装置１００は、周辺温度を検知する温度センサー１２６と、クロックと同期した擬似乱数からなる長周期系列を発生する長周期系列発生回路であって、上記温度センサー１２６により検知された温度が閾値に達した時点で上記長周期系列の発生を開始する長周期系列発生回路１３０と、を備えている。 - 特許庁

To perform normal quadrature demodulation on a plurality of reception signals in spite of using one sampling clock by using a numerical controlled oscillator for a variable local signal generator when demodulating a baseband signal from an IF signal obtained by performing frequency conversion on the reception signals simultaneously with A/D conversion in a case where a plurality of transmission signals of different frequencies are to be received.例文帳に追加

周波数の異なる複数の送信信号を受信する場合に、各受信信号をＡ／Ｄ変換と同時に周波数変換して得たＩＦ信号からベースバンド信号を復調するに際して、可変局所信号発生器に数値制御発振器を使用し、１個のサンプリングクロックを用いながらも、それら複数の受信信号に対して正常な直交復調が実現できるようにする。 - 特許庁

The imaging device is provided having an imaging element 101 for creating image data consisting of analog signals; an AD converter 102 for converting the image data created by the imaging element from analog to digital signals; and a timing generator 103 for temporarily stopping, while the imaging element outputs the image data for one line, a driving pulse for driving the imaging element and a clock for driving the AD converter.例文帳に追加

アナログ信号の画像データを生成する撮像素子（１０１）と、撮像素子により生成される画像データをアナログ信号からデジタル信号に変換するＡＤ変換器（１０２）と、撮像素子が１ライン分の画像データを出力する途中で撮像素子を駆動する駆動パルスとＡＤ変換器を駆動するクロックを一時停止するタイミングジェネレータ（１０３）とを有する撮像装置が提供される。 - 特許庁

A frequency recovery system synchronizes a data stream received, contains a first timing signal generator which receives the data stream, extracts timing information included in the data stream, and is structured for outputting a first timing signal based on the extracted timing information; a clock source for providing a second timing signal; and a data module for receiving the data stream to output the data stream at a requested speed.例文帳に追加

本発明による受信されたデータストリームを同期するための周波数回復システムは、データストリームを受信し、データストリーム内に含まれるタイミング情報を抽出し、抽出されたタイミング情報に基づいて第１のタイミング信号を出力するために構成された第１のタイミング信号発生器、第２のタイミング信号を提供するためのクロックソース、および、データストリームを受信し、そのデータストリームを要望される速度にて出力するためのデータモジュールを含む。 - 特許庁