「current node」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

An NMOS 54 to be a switching element selected as a decoded result of a decoder 51 is connected between a tap formed on a current path constituted of plural voltage division resistors 53 and a node N1.例文帳に追加

その複数の分圧抵抗５３によって構成される電流パスに設けられたタップとノードＮ１との間に、デコーダ５１のデコード結果で選択されるスイッチング素子としてＮＭ０Ｓ５４が接続されている。 - 特許庁

This invention relates to the method of designing an ESD protection circuit including a main ESD device 10 and trigger device 20 connected to a trigger node of the main ESD device so that an ESD current is passed therein by a reduced voltage.例文帳に追加

主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。 - 特許庁

In this case, the potential compensation circuit 320 suppresses potential change of the output node 309 by changing a value of the electric resistance of the potential compensation circuit 320 according to a value of the driving current.例文帳に追加

この場合、電位補償回路３２０は、その駆動電流の大きさに応じて、電位補償回路３２０自身の電気抵抗の大きさを変えて、出力ノード３０９の電位変動を抑制する。 - 特許庁

The direction of a current passing through the pixel sensor under reading is inverted to make a transistor for selecting a row play a role of a buffer with respect to a transistor having a gate connected to a node of the photo diode.例文帳に追加

読み出し中のピクセルセンサを通る電流方向の反転は、列を選択するトランジスタに、フォトダイオードのノードに接続されたゲートを有するトランジスタについてのバッファの役割をさせる。 - 特許庁

Each clamp circuit contains a selectable delay stage coupled with the output of the buffer 10, a current regulator which is controlled by the delay stage, and a clamp device coupled with the control node of the connected output transistor.例文帳に追加

それぞれのクランプ回路は、バッファの出力に結合された選択可能な遅延段と、遅延段に制御される電流調整器と、出力トランジスタの制御ノードに結合されたクランプ・デバイスとを含む。 - 特許庁

When an own node reads audio sample data of a channel to be read from the packet, the sample data read at a current sampling period and those read before one sampling period are stored into a buffer.例文帳に追加

自ノードが読み出すべきｃｈのオーディオサンプルデータをパケットから読み出したとき、現サンプリング周期で読み出したサンプルデータと１サンプリング周期前に読み出したサンプルデータをバッファに格納しておく。 - 特許庁

A correction voltage Vh substantially equal to the ground level being offset by the parasitic resistance of a cable W1 is thereby generated at a node between the correction current generation circuit 49 and the correction resistor R3.例文帳に追加

これにより、補正電流発生回路４９と補正用抵抗Ｒ３との間のノードに、ケーブルＷ１の寄生抵抗によりオフセットされるグランドレベルと略等しい補正電圧Ｖh を発生させる。 - 特許庁

When an input signal Sin changes from a high level to a low level, the impedance of an n-type MOS transistor MN11 is decreased attended with increase in a current I3, and a voltage at an output node Nout is decreased.例文帳に追加

入力信号Ｓｉｎがハイレベルからローレベルへ変化する場合、電流Ｉ３の増加に伴ってｎ型ＭＯＳトランジスタＭＮ１１のインピーダンスが減少し、出力ノードＮｏｕｔの電圧は低下する。 - 特許庁

A current flowing when an input voltage Vin is at an "H" level is shut off in response to that the PMOS 31 in cascade connection is automatically turned off depending on a change in a level of a node N34 from an "L" level into an "H" level.例文帳に追加

入力電圧Vinが“Ｈ”の時に流れていた電流が、ノードN34が“Ｌ”→“Ｈ”へ変化することを受けて、カスケード接続されたPMOS３１が自動的にオフ状態になることによって遮断される。 - 特許庁

This switching condition monitoring circuit monitors the on/off condition of a switch SW to be monitored, on the basis of whether the microcurrent I0 flows to a node N via a current-limiting resistor R0.例文帳に追加

スイッチ状態監視回路は、電流制限抵抗Ｒ０を介してノードＮに微小電流Ｉ０が流れるか否かによって、監視対象とするスイッチＳＷのオン・オフ状態を監視する。 - 特許庁

Since the output node is set forcibly to the reference potential, when the logic operation part does not perform logic operation, leakage of current can be suppressed and the power consumption can be reduced.例文帳に追加

論理演算部が論理演算を行わないときには設定部により出力ノードを強制的に基準電位にするので、電流リークを減少させ、消費電力を低減させることができる。 - 特許庁

To provide a voltage bias circuit in which a time for varying voltage of the prescribed node giving bias voltage from high voltage to power source voltage can be shortened and current consumption can be reduced.例文帳に追加

バイアス電圧を与える所定のノードを高電圧から電源電圧に変化させる際の時間を短縮でき、且つ消費電流も削減できる電圧バイアス回路を提供することを目的としている。 - 特許庁

To provide the unit pixel of a CMOS image sensor in which the occurrence of a defective pixel and generation of a leakage current due to a power supply voltage can be suppressed by reducing the capacitor capacitance of a floating diffusion node.例文帳に追加

フローティング拡散ノードのキャパシタ容量を減少させ、画素不良の発生及び電源電圧によるリーク電流を抑制可能なＣＭＯＳイメージセンサの単位画素を提供すること。 - 特許庁

Further, the output voltage Vout is generated by connecting the third resistor R_3A and the fourth resistor R_3B to the output node N3 and by flowing a current I_1+I_3×2 through the second resistor R_2.例文帳に追加

さらに、第３の抵抗素子Ｒ_3Aと第４の抵抗素子Ｒ_3Bを出力ノードＮ３に接続して、第２の抵抗素子Ｒ_2にＩ_1＋Ｉ_3×２となる電流を流して出力電圧Ｖoutを生成する。 - 特許庁

A packet header analysis/calculation section 17 of a router 1 calculates the remaining inter-node average delay time by each arrived packet, on the basis of the difference between a current time and the arrival schedule time and hop number up to the destination terminal.例文帳に追加

ルータ１では、パケットヘッダ解析／計算部１７が、到着パケット毎に現在時刻と到着予定時刻の差及び目的端末までのホップ数から、残余ノード間平均遅延時間を計算する。 - 特許庁

After ending search of each node, a routing means 30 determines the forwarding destination route of the received packet based on the longest one of the most matching prefixes at all current search object nodes.例文帳に追加

経路決定手段３０は、ノード別検索処理の終了後、今回の全検索対象ノードの最大一致プレフィックスの中で最大長のものに基づき受信パケットの転送先経路を決定する。 - 特許庁

The current limit means 22 controls the potential Vn1 of the first node N1 to reduce a current Idr flowing through the first insulated gate field effect transistor 13 when the potential difference ΔV between the voltage input terminal 11 and the voltage output terminal 12 is larger than a reference value.例文帳に追加

電流制限手段２２は、電圧入力端子１１と電圧出力端子１２間の電位差ΔＶが基準値より大きいときに、第１絶縁ゲート電界効果トランジスタ１３に流れる電流Ｉｄｒを低減するように第１ノードＮ１の電位Ｖｎ１を制御する。 - 特許庁

The reference voltage REF is applied to gates of NMOS 42 of each detecting circuit, a cell current INS flowing in a NMOS 43 from a memory cell array 10 is compared with the reference current INR, and a detected signal Si being a compared result is outputted to an output node N4i.例文帳に追加

基準電圧ＲＥＦは各検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メモリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノードＮ４_ｉに比較結果の検出信号Ｓｉが出力される。 - 特許庁

In a CAN controller of each node connected to a CAN bus, an error state control part controls whether a current error state continues or shifts from the current error state to another error state by using count values of a reception error counter and a transmission error counter as determination conditions.例文帳に追加

ＣＡＮバスに接続された各ノードのＣＡＮコントローラにおいて、エラー状態制御部は、受信エラーカウンタと送信エラーカウンタのカウント値を判定条件に、現在のエラー状態が継続するか、現在のエラー状態から他のエラー状態に遷移するかの制御を行う。 - 特許庁

A leakage current shift monitor unit 20 is electrically connected to an output node of a leakage current target unit 10 and collects leakage currents from a selected target semiconductor device for two consecutive predefined temporal periods and measures the difference between the collected leakage currents.例文帳に追加

リーク電流シフト・モニタ・ユニット２０は、リーク電流ターゲット・ユニット１０の出力ノードに電気的に接続され、２つの連続する所定の時間的期間に選択されたターゲット半導体デバイスからリーク電流を収集して、収集されたリーク電流間の差を測定する。 - 特許庁

A sensor 170 installed in a power distribution system 100 measures a current, a current power factor, active power P, reactive power Q, and an node voltage V, and the like in a line, and sends information to an LDC parameter determination device 10 via a communication terminal station 180 and a communication network 190.例文帳に追加

配電系統１００に設置されたセンサ１７０は、線路の電流，電流力率，有効電力Ｐ，無効電力Ｑ，ノード電圧Ｖなどを測定し、通信端局１８０、通信ネットワーク１９０を介してＬＤＣパラメータ決定装置１０に情報を送る。 - 特許庁

The input circuit comprises an input terminal for receiving an input signal, output terminal for outputting an output signal, node connected to the input terminal, a terminating resistor connected between the node and a ground, a potential shift element connected to the node and the output terminal, a potential source for supplying a predetermined potential, and a current source connected between the potential source and the output terminal.例文帳に追加

入力回路は、入力信号を受け取る入力端子と、出力信号を出力する出力端子と、入力端子に接続されるノードと、ノードとグランドとの間に接続される終端抵抗と、ノードと出力端子との間に接続される電位シフト素子と、所定の電位を供給する電位源と、電位源と前記出力端子との間に接続される電流源とから構成される。 - 特許庁

The differential amplifier includes: first and second transistors the source terminals of which are connected to each other at a first common node; a first common current source connected to the first common node; and an in-phase signal input terminal for inputting, to the first common node, an in-phase signal with respect to first and second input signals inputted to gate terminals of the first and second transistors.例文帳に追加

差動増幅器において、第１の共通ノードにおいて互いにソース端子が接続された第１及び第２のトランジスタと、前記第１の共通ノードに接続された第１の共通電流源と、前記第１の共通ノードに、前記第１及び第２のトランジスタのゲート端子に入力される第１及び第２の入力信号に対する同相信号を入力する同相信号入力端子とを備える。 - 特許庁

A current detecting resistor Ri is inserted between a node between the input terminal 1 and the emitter of the transistor TR2 and a node between the emitter of the transistor TR1 and the base of the transistor TR2, and a resistor Rp is connected in parallel with a series connection between a thermistor Rt and a resistor Rs.例文帳に追加

電流検出抵抗部Ｒｉは、入力端子１とトランジスタＴＲ２のエミッタとの節点と、トランジスタＴＲ１のエミッタとトランジスタＴＲ２のベースとの節点との間に挿入されており、サーミスタＲｔと抵抗Ｒｓとの直列接続に抵抗Ｒｐを並列接続して構成されている。 - 特許庁

A transistor Q1 is connected between an output node N1 which outputs a bias voltage and a voltage supply line VDD and a transistor Q2 controls the gate voltage of the transistor Q1 to suppress variation in bias voltage corresponding to variation of a current outputted from the output node N1.例文帳に追加

バイアス電圧を出力する出力ノードＮ１と電圧供給線ＶＤＤとの間にトランジスタＱ１が接続されており、トランジスタＱ２によって、出力ノードＮ１から出力される電流の変化に応じたバイアス電圧の変化が抑制されるように、トランジスタＱ１のゲート電圧が制御される。 - 特許庁

The level conversion circuit includes: a first transistor Q4A which is connected between an output terminal OUT and a low side power supply node S3 and whose gate is connected through a first capacitive element C1A to an input terminal IN; and a first current drive element I1A connected between the output terminal OUT and a high side power supply node S4.例文帳に追加

レベル変換回路は、出力端子ＯＵＴとロー側電源ノードＳ３との間に接続し、ゲートが第１容量素子Ｃ１Ａを介して入力端子ＩＮに接続した第１トランジスタＱ４Ａと、出力端子ＯＵＴとハイ側電源ノードＳ４との間に接続する第１電流駆動素子Ｉ１Ａとを備える。 - 特許庁

The transition probability of each node is calculated according to previously prepared net list 1 and transition probability 2, the static delay of a current estimation waveform per change is also calculated 4, and amplitude is corrected by considering the probability and delay 5 of each node and previously defined waveform information at the time of toggle.例文帳に追加

本発明のＥＭＩ解析手法は、従来の動的なゲートレベルシミュレーションに対して、信号確率伝播手法を使用し、各ノードへの信号の伝播確率を算出するとともに、静的解析手法を用いて各ノードの変化時刻を計算し、その結果からＥＭＩノイズを推定するようにしたものである。 - 特許庁

A state control part 11 changes an object data 21 (current node) selected at present, in response to the selection of a user, and changes a direction of a menu object 51a (three-dimensional information) in response to an operation of the user.例文帳に追加

状態制御部１１は、ユーザの選択に応じて現在選択しているオブジェクトデータ２１（カレントノード）を変更し、ユーザからの操作に応じてメニューオブジェクト５１ａの向き（三次元位置情報）を変更する。 - 特許庁

For example, when "H", "L" are outputted respectively to storage nodes N1, N2 from FF1, threshold voltage drops and current drive capability increases in NMOS 13, 14 of which the channel regions are connected to the storage node N1.例文帳に追加

例えばＦＦ１から記憶ノードＮ１，Ｎ２にそれぞれ“Ｈ”，“Ｌ”が出力されている場合、チャネル領域が記憶ノードＮ１に接続されたＮＭＯＳ１３，１４は、閾値電圧が低下して電流駆動能力が増加する。 - 特許庁

A self-diagnosis circuit 15, which is composed of a series circuit of a switch circuit SW and a capacitor C1, is disposed between a reference potential section (ground) and a connection node, where the piezoelectric vibrator Sb is connected with a resistor RLb through which the current flows.例文帳に追加

圧電振動子Ｓｂとその電流が流れる抵抗ＲＬｂとの接続点と、基準電位部（接地）との間に、スイッチ回路ＳＷとキャパシタＣ１の直列回路からなる自己診断回路１５を設ける。 - 特許庁

Current proportional to (X+Y)2-(X2+Y2), namely, 2XY flows in a resistor 21 connected in parallel with the PMOSs 22 and 23 and an output voltage Z as a multiplication result is outputted to a node N1.例文帳に追加

ＰＭＯＳ２２，２３に並列に接続された抵抗２１には、（Ｘ＋Ｙ）^２−（Ｘ^２＋Ｙ^２）、即ち２ＸＹに比例した電流が流れ、ノードＮ１には、乗算結果の出力電圧Ｚが出力される。 - 特許庁

A delay clock control circuit 14 operates so as to make a through current flow to a connection node of the first and the second inverters 12 and 13 to cause charge contention for a predetermined period of time during the transition of an input of the components.例文帳に追加

遅延クロック制御回路１４は、構成要素の入力の遷移時において、第１および第２のインバータ１２，１３の接続ノードに貫通電流が流れ、電荷競合が所定時間発生するように、動作する。 - 特許庁

The voltage boosting circuit is connected between a high voltage reference or supply voltage and a low voltage reference, and includes a current source, such as a MOS transistor, connected to the input node of a capacitor.例文帳に追加

電圧ブースト回路は高電圧基準又は供給電圧と低電圧基準との間に接続されており、且つキャパシタの入力ノードへ接続しているＭＯＳトランジスタのような電流源を包含している。 - 特許庁

Each router having a unique communication signal address has an associated mobile node (MN) location list identifying each MN for which the router is a home router and the communication address of a router corresponding to a current location of each such MN.例文帳に追加

独自の通信信号アドレスを有する各ルータは、該ルータをホームルータとするモバイルノード（ＭＮ）を特定し、各ＭＮの現在位置対応のルータの通信信号アドレスを特定する関連のモバイルノード位置リストを有する。 - 特許庁

To suppress voltage drop of an input node N11 of a differential amplifier 51, and suppress influence of excessive luminous energy when the excessive luminous energy enters in a light reception element PD in a current-voltage conversion circuit.例文帳に追加

電流電圧変換回路において受光素子ＰＤに過光量の入射があった場合において、差動増幅器５１の入力ノードＮ１１の電圧低下を抑え、過光量による影響を抑制する。 - 特許庁

Reference cells RC01-RC03, RC11-RC13, RC21-RC23 of a reference current source circuit 32 are selected by a changeover switch circuit 33 and connected to the reference node RN of the comparator 31.例文帳に追加

比較器３１の参照ノードＲＮには、基準電流源回路３２の参照セルＲＣ０１〜ＲＣ０３，ＲＣ１１〜ＲＣ１３，ＲＣ２１〜ＲＣ２３が切り換えスイッチ回路３３により選択されて接続される。 - 特許庁

The read circuit decides data logic stored in the memory cell, based on the read voltage of the read node which varies with a current, flowing in the variable resistance element and the negative resistor circuit, according to the initial voltage.例文帳に追加

読み出し回路は、初期電圧に応じて可変抵抗素子および負性抵抗回路に流れる電流により変化する読み出しノードの読み出し電圧に基づいて、メモリセルに保持されているデータの論理を判定する。 - 特許庁

A comparator 14 receives the second voltage V2 via one input terminal (non-inverting input terminal), and the voltage V3 at a connection node between the resistor R1 and the constant current source 12 via the other input terminal (inverting input terminal).例文帳に追加

コンパレータ１４は、一方の入力端子（非反転入力端子）に第２電圧Ｖ２を、他方の入力端子（反転入力端子）に抵抗Ｒ１と定電流源１２の接続点の電圧Ｖ３を受ける。 - 特許庁

When the frequency of the resending operation is less than a specified value, a transfer rate change part 22 changes a transfer rate applied to packet transmission to the transmission-destination node to a value less than the current set value.例文帳に追加

再送信動作の回数が所定数以下である場合に、転送速度変更部２２は、送信先のノードに対してパケット送信を行う際に適用する転送速度を現在の設定値よりも低い値に変更する。 - 特許庁

At receiving the H level oscillation detection signal, a P channel MOS transistor 19 of an internal step-down power source circuit is turned off, and current supply from a drive transistor 17 to an internal power supply node 2 is stopped.例文帳に追加

内部降圧電源回路のｐチャネルＭＯＳランジスタ１９はＨレベルの発振検出信号を受けるとオフされ、ドライブトランジスタ１７から内部電源供給ノード２への電流供給は停止される。 - 特許庁

A node that receives the SDH signal including the maintenance management signal secures a restoration path corresponding to a certain current system path as a hot standby state on the basis of information of the maintenance management signal.例文帳に追加

当該保守管理信号を含むＳＤＨ信号を受信したノードは、当該保守管理信号の情報に基づき、ある現用系パスに対応するリストレーションパスをホットスタンバイ状態として確保しておく。 - 特許庁

An output signal Y outputted to the output node O1 is verified at a state that input signals A, B are given and spin injection current is passed between the first and third power supply nodes N1 and N2.例文帳に追加

入力信号Ａ，Ｂを与え、かつ、第１及び第３の電源ノードＮ１，Ｎ２の間にスピン注入電流を流している状態で、出力ノードＯ１に出力される出力信号Ｙの検証を行う。 - 特許庁

Drain voltages (voltage at a node N1) of transistors Tr3 and Tr5to be supplied to a gate of a transistor Tr11 of the differential pair 21 are supplied to gates of transistors Tr15 and Tr16 being the current source 22.例文帳に追加

差動対２１のトランジスタＴｒ１１のゲートに供給されるトランジスタＴｒ３，Ｔｒ５のドレイン電圧（ノードＮ１の電圧）を、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のゲートに供給する。 - 特許庁

The phase comparison unit 30 executes a switching operation in response to exclusive OR of two compared signals so as to receive a current flowing from or flowing into an output node N2 in response to the phase difference.例文帳に追加

位相比較ユニット３０は、比較する２つの信号の排他的論理和に応じたスイッチング動作を実行することにより位相差に応じた出力ノードＮ２からの電流の流出もしくは電流の流入を受ける。 - 特許庁

The third switch circuit includes a third transistor Q15 with high breakdown voltage while the current path is connected between a third voltage terminal to which a third voltage lower than the first voltage is applied and the first node.例文帳に追加

第３のスイッチ回路は、第１の電圧よりも低い第３の電圧が印加される第３の電圧端子と第１のノードの間に電流通路が接続される第３の高耐圧トランジスタＱ１５を含む。 - 特許庁