「current node」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A bypass resistor RB is provided to form a bypath By of a current supplied to the semiconductor light source 10 having one end that is a second connection node N2 of the N channel field effect transistor M1 and the semiconductor light source 10.例文帳に追加

半導体光源１０へ供給される電流のバイパス経路ＢｙであってＮチャネル電界効果型トランジスタＭ１と半導体光源１０との第２接続ノードＮ２を一端とするバイパス経路Ｂｙを形成するようにバイパス抵抗ＲＢを設けた。 - 特許庁

The apparatus includes: a scan-up switch and a scan-down switch whose one ends are connected to a panel so as to apply a scan signal to the panel; and a scan switch that is connected to a node positioned on a path of a resonance current flowing to the panel and the scan-up switch therebetween.例文帳に追加

スキャン信号をパネルに印加するために、一方が前記パネルに接続したスキャンアップスイッチ及びスキャンダウンスイッチと、前記パネルに流れる共振電流経路上に位置するノードと前記スキャンアップスイッチとの間に接続するスキャンスイッチとを備える。 - 特許庁

In a mid-point potential control circuit 20, a power source voltage VCC is connected to anode of a reverse-current preventive diode 22 and an node of a potential VM via a PMOS transistor 21, and a cathode of the diode 22 is connected to a ground line via a transistor 23.例文帳に追加

中点電位制御回路２０では、電源電位ＶＣＣがＰＭＯＳトランジスタ２１を介して逆流防止用ダイオード２２のアノード及び電位ＶＭのノードに接続され、ダイオード２２のカソードはＮＭＯＳトランジスタ２３を介してグランド線に接続されている。 - 特許庁

When the signal is received, the destination transmits its address and the current position in the direction of the transmitting medium at the transmitting origin, etc., when a position of the transmitting origin is known and when the position is unknown, transmits them to the relay node by which the signal is directly transmitted more positively.例文帳に追加

宛先は、この信号を受信すると、発信元の位置が判っていれば発信元等の送信媒体の方向へ、そうでなければその信号を直接送信した中継ノードへ、自己のアドレスおよび現在位置をより積極的に送信する。 - 特許庁

A control means supplies a first data potential (Vdata) to the first node and supplies an electric current to the drive transistor to set a voltage between the gate and the source of the drive transistor into a compensated voltage (Vth+Va) meeting the mobility of the drive transistor, and then, supplies a second data potential (Vdata+Voffset) decided depending on the first data potential to the first node.例文帳に追加

そして、制御手段は、第１に、前記駆動トランジスタのゲートとソースとの間の電圧を、当該駆動トランジスタの移動度に応じた補償後電圧（Ｖｔｈ＋Ｖａ）とするため、前記第１ノードに第１データ電位（Ｖｄａｔａ）を供給するとともに当該駆動トランジスタに電流を供給し、その後第２に、前記第１ノードに前記第１データ電位に応じて定められた第２データ電位（Ｖｄａｔａ＋Ｖｏｆｆｓｅｔ）を供給する。 - 特許庁

A size relation of current flowing in a MOS transistor QN1 of a discrimination object, which constitutes the drive inverter DI or the feedback inverter FI, with respect to current flowing in the current source I1 is discriminated based on presence or absence of inversion of a data value held in the latch node a1.例文帳に追加

データ保持回路は、ドライブインバータＤＩとフィードバックインバータＦＩの巡回的接続からなるラッチ回路と、ラッチ回路の少なくとも１つのラッチノードａ１に接続された電流源Ｉ１とを備え、ドライブインバータＤＩまたはフィードバックインバータＦＩを構成している判別対象ＭＯＳトランジスタＱＮ１に流れる電流の電流源Ｉ１に流れる電流に対する大小関係を、ラッチノードａ１に保持されているデータ値の反転の有無に基づいて判別するように構成されている。 - 特許庁

Between at least one of a second output current source circuit 126 linked to a positive voltage feeding part 150 and the first resistor 136, and the second resistor 138, a second voltage reference output node N5 is disposed for generating a second reference voltage Vref2.例文帳に追加

正の電圧供給部１５０に連結された第２の出力電流源回路１２６及び第１の抵抗器１３６の少なくとも１つと、第２の抵抗器１３８との間に、第２の基準電圧Ｖｒｅｆ２を生成する第２の電圧基準出力ノードＮ５が配置される。 - 特許庁

When the sample data of the buffer are outputted to the outside, the sample data before one sampling period and those of the current sampling period are read and outputted when the node, where the sample data of the channel are put on the packet, exists upstream and downstream, respectively.例文帳に追加

バッファのサンプルデータを外部に出力するときには、そのｃｈのサンプルデータをパケットに乗せたノードが、自ノードより上流にある場合は１サンプリング周期前のサンプルデータを読み出して出力し、自ノードより下流にある場合は現サンプリング周期のサンプルデータを読み出して出力する。 - 特許庁

When the transistor M1 is conducted, transistors M1 and M2 are operated in a saturation area by a bias circuit which is outputted by a voltage output circuit 1, and the current of the node N2 also flows in a route from a power line VDD via the transistors M1 and M2 and the switch SW2.例文帳に追加

トランジスタＭ１が導通すると、電圧出力回路１が出力するバイアス電圧によりトランジスタＭ１およびＭ２が飽和領域で動作し、ノードＮ２の電流は、電源線ＶＤＤからトランジスタＭ１、Ｍ２およびスイッチＳＷ２を介した経路にも流れる。 - 特許庁

A through-current flowing into the inverter INV is reduced by increase of a resistance between the second terminal P2 and the node B, and the power consumption is reduced, and also a shift of threshold voltages of the transistors T14, T15 is suppressed to stabilize the operation of a shift circuit 21_k.例文帳に追加

従って、第２の端子Ｐ２とノードＢ間の抵抗の増加によってインバータＩＮＶに流れる貫通電流が低減されて消費電力が削減されるとともに、トランジスタＴ１４、Ｔ１５の閾値電圧のシフトが抑制されて、シフト回路２１_ｋの動作が安定する。 - 特許庁

The half bridge circuit composed of a first transistor M1 and a second transistor M2 is driven so that the midpoint voltage undergoes transition from a low voltage value to a high voltage value and vice versa and is adapted to form a low impedance node for current signals Isink, Isource circulating in a capacitor.例文帳に追加

第１トランジスタＭ１及び第２トランジスタＭ２からなるハーフブリッジ回路は、中点電圧が低電圧値から高電圧値へ及びその逆への遷移を経験するように駆動され、コンデンサ内を流れる電流信号Ｉｓｉｎｋ，Ｉｓｏｕｒｃｅに対して低インピーダンスノードを形成すべく適合されている。 - 特許庁

When the read control signal CE is activated and made to 'H', the NMOSs 32, 33 are turned on, a reference current INR is made to flow in the NMOS 33 from a reference array 20 through the PMOS 31 being already turned on, and reference voltage REF is directly outputted to the reference node N20.例文帳に追加

読出制御信号ＣＥが活性化されて“Ｈ”になると、ＮＭＯＳ３２，３３がオンとなり、既にオンとなっているＰＭＯＳ３１を介して、ＮＭＯＳ３３に基準セルアレイ２０からの基準電流ＩＮＲが流れ込み、基準ノードＮ２に基準電圧ＲＥＦが直ちに出力される。 - 特許庁

The current path of the output reproduction part includes a serial circuit between a joint type load element (13) and a resister (25) and a resistor (26) arranged in parallel with it, and voltage of a coupling node between the serial circuit and the parallel resistor can be made lower in comparison with a case that no parallel resistor is arranged.例文帳に追加

出力再生部の電流径路は接合型負荷素子（１３）と抵抗（２５）の直列回路とそれに並列された抵抗（２６）を含み、前記直列回路と並列抵抗の結合ノードの電圧は前記並列抵抗を配置しない場合に比べて低くすることができる。 - 特許庁

If a signal Sc1 indicates that the output node potential Vnd is below a first reference potential Vr1, which is used as a reference for detecting the production of an inrush current when the first switch SW1 is on, a control circuit 10 turns the first switch SW1 into an off state.例文帳に追加

制御回路１０は第１のスイッチＳＷ１をオンさせている際に、出力ノード電位Ｖｎｄが突入電流発生を検知するための基準となる第１の基準電位Ｖｒ１を下回っていることを信号Ｓｃ１が示したときは、第１のスイッチＳＷ１をオフ状態にする。 - 特許庁

When a high level input signal is input to an input terminal IN, during the clock signal to be applied to a clock terminal CKm keeps high level voltage, one end and the end of the current path of the n-channel TFT 51a are conducted, and high level voltage is applied to a node n1.例文帳に追加

クロック端子ＣＫｍに印加されるクロック信号がハイレベルの電圧である間に、入力端子ＩＮにハイレベルの入力信号が入力すると、ｎチャネルＴＦＴ５１ａは電流路の一端と他端が導通し、ノードｎ１にハイレベルの電圧を印加する。 - 特許庁

To reduce the voltage dependency of a leak current of the input node of an analog switch circuit, and to reduce the distortion of a holding voltage, when used for a sample/hold circuit or the like for retaining the signal charge of a capacitor by arranging an analog switch circuit between an output terminal and an input terminal of an operational amplifier.例文帳に追加

アナログスイッチ回路の入力ノードのリーク電流の電圧依存性を低減でき、演算増幅器の出力端子と入力端子の間にアナログスイッチ回路を配置してキャパシタの信号電荷を保持するサンプルホールド回路等に用いた場合に、保持電圧の歪みを低減する。 - 特許庁

After the bias circuit 20 is started, the start-up circuit 10 is cut apart from the bias circuit 20 by a bias voltage generated at a cutoff voltage node V2 from the bias circuit 20 to the start-up circuit 10, and a consumption current is stopped from flowing regularly in the start-up circuit 10.例文帳に追加

バイアス回路２０が起動した後には、バイアス回路２０からスタートアップ回路１０への切離し電圧ノードＶ２に発生したバイアス電圧により、スタートアップ回路１０をバイアス回路２０から切離すとともに、スタートアップ回路１０内で定常的に消費電流が流れないようにする。 - 特許庁

To provide a node device, a shared information update method, a shared information storage method, a shared information update processing program, and a shared information storage processing program and the like for efficiently acquiring current shared information anytime without installing a management server.例文帳に追加

管理サーバを設けなくても、最新の状態である共用情報をいつでも効率良く取得することを可能としたノード装置、共用情報更新方法、共用情報保存方法、共用情報更新処理プログラム、及び共用情報保存処理プログラム等を提供する。 - 特許庁

Consequently, the originator node device 200 can confirms the disjoint property between a current redundant path and a standby redundant path including not only the higher layer but also the lower layer, whereby a redundant path which does not pass the same resources even in the lower layer can be established.例文帳に追加

従って、発信者ノード装置２００は、上位レイヤだけでなく下位レイヤも含めて、運用側冗長パスと非運用側冗長パスとのDisjoint性を確認することができるので、下位レイヤにおいても同一リソースを経由しない冗長パスを確立することが可能となる。 - 特許庁

A digital drive type display device equipped with a plurality of pixel circuits is provided with a current adjusting transistor Tr3 between a node N2 where power lines V2 from the respective pixel circuits 100 gather and a low-potential side power source CV in order to reduce variation of a current flowing to an organic light emitting device OLED provided to a pixel circuit 100.例文帳に追加

複数の画素回路を備えるデジタル駆動型の表示装置において、画素回路１００に設けられた有機発光素子ＯＬＥＤに流れる電流の変動を軽減するために、各画素回路１００から出る電源線Ｖ２が収束する節点Ｎ２と低電位側の電源ＣＶとの間に、有機発光素子ＯＬＥＤに流れる電流を調整する電流調整用トランジスタＴｒ３が設けられる。 - 特許庁

Then a minimum value of the first coefficient is pre set so that a voltage at a node 900 when the first coefficient has the minimum value (in a minimum grayscale) is larger than a predetermined first value set larger than operation threshold voltages of PMOS transistors Q41 to Q44 of the current output section 30.例文帳に追加

そして、上記第１係数が最小値のとき（最小階調のとき）のノード９００の電圧が、電流出力部３０のＰＭＯＳトランジスタＱ４１〜Ｑ４４の動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、第１係数の最小値が予め設定される。 - 特許庁

This device is provided with reading data buses RDB, and /RDB corresponding to memory mats MAT1 and MAT 2, a sense amplifier SA for detecting read data according to a passed current difference thereof, an input node for the sense amplifier SA, and a switch RDBSW capable of switching a connection relation between the reading data buses RDB and /RDB.例文帳に追加

メモリマットＭＡＴ１，ＭＡＴ２に対応して読出データバスＲＤＢ，／ＲＤＢと、これらに生じる通過電流差に応じた読出データを検知するセンスアンプ部ＳＡと、センスアンプ部ＳＡの入力ノードと、読出データバスＲＤＢ，／ＲＤＢとの接続関係を切替可能なスイッチＲＤＢＳＷとを設ける。 - 特許庁

To handle a sudden increase in current consumed by peripheral circuits in a step-down power supply device which reduces external power voltage (VCC) supplied from the outside to internal power voltage (VDD) equal to reference voltage, and supplies the internal supply voltage (VDD) to a load (305) via a step-down voltage node.例文帳に追加

外部から供給される外部電源電圧（ＶＣＣ）を基準電圧に等しい内部電源電圧（ＶＤＤ）に降圧し、該内部電源電圧（ＶＤＤ）を降圧電圧ノードを介して負荷（３０５）に供給する降圧電源装置において、周辺回路の急激な消費電流の増加に対処する。 - 特許庁

In a first communication path 10, the length is determined so that impedance Zin in the line does not become extremely small, thus increasing voltage generated in a node 20 at the other end side sufficiently even without increasing the amount of current extremely when a signal is transmitted from one end to the other.例文帳に追加

第１の通信路１０は、その線路におけるインピーダンスＺｉｎが極端に小さくならないようにその長さが定められているため、一端から他端に信号が送信される場合、その電流量を極端に大きくしなくても、他端側のノード２０に発生する電圧を充分に大きくすることができる。 - 特許庁

When (+) ESD is applied on the terminal PVo, the current source 3, capacitor C1, and 2-input NAND circuit 4 turn on the output transistor MDT1 by changing the signal level of a node N3 on the output side of the 2-input NAND circuit 4 to "High" and release the ESD electric charges to the side of a low-potential-side power source Vss.例文帳に追加

電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源Ｖｓｓ側に逃がす。 - 特許庁

To provide a CMOS image sensor capable of obtaining a desired working speed and a desired optical sensing property from an element to which a design rule of a hyperfine line width is applied and capable of inhibiting the generation of a leakage current in a floating diffusion area which is a sensing node in a pixel region, a pixel of the image sensor, and a method of manufacturing the image sensor.例文帳に追加

超微細な線幅のデザインルールが適用される素子から所望の動作速度と光感知特性とを得ることができ、画素領域のセンシングノードである浮遊拡散領域の漏れ電流の発生を抑制することができるＣＭＯＳイメージセンサ、その画素及びその製造方法を提供すること。 - 特許庁

System data 111 of a power system and data 112 and 113 defining each load of the system, quantity of power generation, or probability distribution of variation in feed out voltage are taken in from a file 11, stochastic power flow computation is performed, and probability distribution of the voltage at each node or probability distribution of the current in each line is determined.例文帳に追加

ファイル１１から電力系統の系統データ１１１、系統の各負荷又は発電量、送り出し電圧の変動の確率分布を定義するデータ１１２、１１３を取込み、確率的潮流計算を行い、各ノードの電圧の確率分布又は各線路の電流の確率分布を求める。 - 特許庁

A controller is provided, where the drive current is supplied to the ultrasonic wave vibrator 57 from the drive circuit, so that a standing wave comprising concentric nodes is generated inside the cylinder 58 moving on a sucking jug 33 for a micro ball B to be converged on the node, distributing to the sucking hole of the sucking jig 33.例文帳に追加

駆動回路から超音波振動体５７へ駆動電流を供給して、吸着治具３３上を移動する筒体５８の内部に同心円状の節を有する定在波を発生させてその節に微細ボールＢを集束させ、吸着治具３３の吸着孔へ分配するコントローラを設ける。 - 特許庁

Since a DC current I1 flowing between a collector and an emitter of a transistor Q1 is modulated by a low frequency signal, a voltage modulated by the low frequency signal, that is, a DC voltage varied with an oscillation signal from a low frequency oscillation circuit 3 is generated at a node W4 of a clock oscillation circuit 2.例文帳に追加

トランジスタＱ１のコレクタとエミッタとの間に流れる直流電流Ｉ１が低周波信号で変調されているため、クロック発振回路２ではノードＷ４に低周波信号で変調された電圧、つまり、低周波発振回路３の発振信号に応じて変化する直流電圧が発生する。 - 特許庁

Relating to a high-voltage integrated circuit(HVIC) chip where a resistor 32 is connected between a substrate of the chip and a ground, the resistor 32 limits the current flowing a diode 31 when the specific diode 31 of the chip is made conductive by a negative transient phenomenon at the output node, for significantly improved process for negative voltage spike.例文帳に追加

チップの基板と接地の間に抵抗器３２が接続された高電圧集積回路（ＨＶＩＣ）チップで、抵抗器３２は、出力ノードでの負の過渡現象によってチップの固有ダイオード３１が導通したときに、このダイオード３１を流れる電流を制限することによって、負電圧スパイクの処理が大幅に改善される。 - 特許庁

The present invention includes a cell array 11a, a plurality of word lines WLi, a plurality of bit lines BLi, a plurality of switching circuits SWi for column selection whose end nodes are connected to the corresponding bit lines, respectively, and a leakage current compensating circuit 12 whose output node is connected to other ends of the switching circuits.例文帳に追加

セルアレイ11aと、複数のワード線WLiと、複数のビット線BLiと、各ビット線に対応して設けられ、各一端ノードが対応するビット線へ接続されたカラムセレクト用の複数のスイッチング回路SWiと、スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路12とを具備する。 - 特許庁

Opposite excess signals are supplied through each capacitor to each gate of the TR 66 and TR 42 according to the transition of the signal A1 and the complementary signal A2, and temporary current change is generated, and the charging and discharging of the capacitative load of each output node of the first circuit and the second circuit is quickened so that an output through- rate can be improved.例文帳に追加

信号Ａ_１、相補信号Ａ_２の遷移に応じてＴＲ６６、ＴＲ４２の各ゲートに各コンデンサを経て相反する過度信号が供給され、一時的電流変化を生じ第１回路、第２回路の各出力ノードの容量性負荷の充放電を高速化して出力スルーレートを改善する。 - 特許庁

A first operating current I2 is supplied to the source connecting node of first and second CMOS transistors MN1 and MN3 of which the source sides are mutually connected, and input pulse signals PI and NI of common mode and reverse mode are applied to each of the gate nodes of the first and second CMOS transistors MN1 and MN3.例文帳に追加

互いにソース側が接続された第１及び第２のＣＭＯＳトランジスタＭＮ１，ＭＮ３のソース接続ノードに第１の動作電流Ｉ２を供給するとともに、上記第１及び第２のＣＭＯＳトランジスタＭＮ１，ＭＮ３の各ゲートノードに正相と逆相の入力パルス信号ＰＩ，ＮＩを与える。 - 特許庁

The node registers the generated management information and the virtual processing information in a management table and a processing information table within an execution time interval determined for each type of processing of the virtual processing information starting from the current time if management information of which the type is the same as that of the virtual processing information is not registered in the management table.例文帳に追加

ノードは、現在時刻から仮想処理情報の処理の種類に対して定められた実行間隔の時間内に、仮想処理情報と同種の管理情報が管理テーブルに登録されていなければ、生成した管理情報と仮想処理情報とを管理テーブルと処理情報テーブルに登録する。 - 特許庁

This semiconductor integrated circuit brings an operation for the CMOS transistor of a NAND circuit 4 into an off-state by changing a logic of a node A using a state setting signal inputted into a state setting terminal ST and a NAND circuit 3a, and makes an electric power source current flow in the CMOS transistor.例文帳に追加

本発明に係る半導体集積回路は、状態設定端子ＳＴに入力される状態設定信号とＮＡＮＤ回路３ａとを用いて、ノードＡの論理を変化させてＮＡＮＤ回路４のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する。 - 特許庁

A semiconductor memory includes: a sense amplifier that operates in response to the activation of a sense amplifier enable signal and determines a logic stored in a memory cell depending on a voltage of a bit line which is changed according to a cell current flowing through a real cell transistor; a replica cell transistor connected in series between a first node and a ground line; and a timing generation unit.例文帳に追加

半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。 - 特許庁

A sensor node chip is provided with: a sensor element signal detection circuit 4 for shifting an output signal with a predetermined threshold according to the output of a sensor element part 3 which outputs a detection signal according to external vibration; and a power storage circuit 2 for accumulating charge output from an AC current generator 1 which generates AC currents according to the external vibration.例文帳に追加

センサノードチップは、外部の振動に応じて検知信号を出力するセンサ素子部３の出力に応じて所定の閾値で出力信号を遷移させるセンサ素子信号検出回路４と、外部の振動に応じて交流電流を発生させる交流電流発生器１から出力される電荷を蓄積する蓄電回路２とを備える。 - 特許庁

The operational amplifier includes an input connected to the output of the zero-order TIA, a first transistor driven by the input, a second transistor driven by a first bias voltage and connected to the first transistor, a first current source connected to the second transistor, and an output present at a node between the first transistor and the second transistor.例文帳に追加

オペアンプは、０次のＴＩＡの出力に接続する入力と、該入力によって駆動される第１のトランジスタと、第１のバイアス電圧によって駆動され且つ上記第１のトランジスタに接続する第２のトランジスタと、第２のトランジスタに接続する第１の電流源と、第１のトランジスタと第２のトランジスタの間のノードに存在する出力と、を備えている。 - 特許庁

In the amplifier which can switch the gain to distribute a current to run to a load circuit by operating cascode transistors 17, 18, 19 and 20 selectively, a parallel resonance circuit comprised of an inductor 21 and a capacity 22, and a series resonance circuit comprised of the inductor 23, the capacity 24 and a resistance 25 are made to be the load circuits of an output node.例文帳に追加

カスコードトランジスタ１７，１８，１９，２０を選択的に動作させることにより、負荷回路に流れる電流を分配する利得切り換え可能な増幅器において、インダクタ２１と容量２２からなる並列共振回路およびインダクタ２３と容量２４と抵抗２５からなる直列共振回路を出力ノードの負荷回路とする。 - 特許庁

Temporal regulations reflecting part 203 determines a scheduled driving time slot from a starting point to a destination based on the input from a current date acquiring part 102 and an inputting part 104, determines whether each node and link of the stored map data are passable or not in the time slot, and writes the presence or absence of regulations in the map data.例文帳に追加

時間規制反映部２０３は、現在日時取得部１０２や入力部１０４からの入力に基づいて、出発地から目的地までの走行予定時間帯を決定し、その時間帯において、格納されている地図データの各ノードおよびリンクが通行可能か否かを判定し、地図データ上に規制の有無を書き込む。 - 特許庁

A time regulation reflection part 203 determines a predicted travel time zone from a start point up to a destination, based on an input from a current date and time acquiring part 102 or an input part 104, determines whether each node and link of the stored map data can pass or not, in the time zone, and writes the presence of the regulation on the map data.例文帳に追加

時間規制反映部２０３は、現在日時取得部１０２や入力部１０４からの入力に基づいて、出発地から目的地までの走行予定時間帯を決定し、その時間帯において、格納されている地図データの各ノードおよびリンクが通行可能か否かを判定し、地図データ上に規制の有無を書き込む。 - 特許庁

The opamp includes an input that communicates with the output of the zero-order TIA, a first transistor driven by the input, a second transistor that is driven by a first bias voltage and communicates with the first transistor, a first current source that communicates with the second transistor, and an output at a node between the first transistor and the second transistor.例文帳に追加

オペアンプは、０次のＴＩＡの出力に接続する入力と、該入力によって駆動される第１のトランジスタと、第１のバイアス電圧によって駆動され且つ上記第１のトランジスタに接続する第２のトランジスタと、第２のトランジスタに接続する第１の電流源と、第１のトランジスタと第２のトランジスタの間のノードに存在する出力と、を備える。 - 特許庁

A method for reading out data stored in the memory cell includes applying boosted voltage to the node (A) electrically-communicating with the memory cell, this boosted voltage is higher than the power source voltage, further, this method includes detecting a current relating to the memory cell to indicate a binary value relating to data stored in the memory cell during read-out operation.例文帳に追加

メモリセルに記憶されたデータを読出すための方法は、メモリセルと電気通信するノード（Ａ）に昇圧された電圧を印加することを含み、この昇圧された電圧は電源電圧よりも高く、この方法はさらに、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すためにメモリセルと関連した電流を検知することを含む。 - 特許庁

The N protection modules 430-1, 430-2 and the like communicate with the control module 408A and 408B, selectively connect a respective one of the N batteries 450-1, 450-2 and the like to the common node based on control signals from the control module 408A and 408B, and monitor current provided by the respective one of the N batteries.例文帳に追加

Ｎ個の保護モジュール４３０−１，４３０−２等は、制御モジュール４０８Ａ，４０８Ｂと通信し、制御モジュール４０８Ａ，４０８Ｂからの制御信号に基づいて、Ｎ個のバッテリ４５０−１，４５０−２等のそれぞれ１個を共通ノードに選択的に接続し、Ｎ個のバッテリのそれぞれ１個により与えられる電流を監視する。 - 特許庁

The present inventors found that combination of the sinus node I_f current inhibitor such as ivabradine and a calcium inhibitor such as amlodipine can not only enhance effect of the calcium inhibitor, but exhibits dual effect accompanying improvement of edema of lower limbs, headache, etc. which are harmful action to heart and has useful combined effect, e.g. enabling use for treatment of angina having higher safety.例文帳に追加

イバブラジンのような洞房結節Ｉ_ｆ電流阻害剤と、アムロジピンのようなカルシウム阻害剤とを組み合わせることによって、カルシウム阻害剤の効果を増強できるだけではなく、心臓への有害作用である下肢の浮腫及び頭痛等の改善を伴う二重効果が示され、より安全性の高いアンギナの処置に使用が可能になる等の有益な併用効果を有することを見出した。 - 特許庁