| 意味 | 例文 |
data bitsの部分一致の例文一覧と使い方
該当件数 : 2212件
A semiconductor device is provided with: a relief address generation circuit 110 which generates relief address information on the basis of a plurality of data bits DQ2 supplied in time series from outside via a first terminal; and a programming circuit 120 which writes, into one of fuse sets XSET1 to XSETm and YSET1 to YSETn, the relief address information generated by the relief address generation circuit 110.例文帳に追加
第１の端子を介して外部から時系列的に供給される複数のデータビットＤＱ２に基づいて救済アドレス情報を生成する救済アドレス生成回路１１０と、救済アドレス生成回路１１０によって生成された救済アドレス情報をいずれかのヒューズセットＸＳＥＴ１〜ＸＳＥＴｍ，ＹＳＥＴ１〜ＹＳＥＴｎに書き込むプログラミング回路１２０とを備える。 - 特許庁
In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.例文帳に追加
割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁
In the liquid crystal driving circuit composing a liquid crystal display, high quality display is realized by arranging a dither processing circuit for performing optimal color subtraction processing of picture data having more gradation information than the colors displayable by a liquid crystal display at the preceding stage of display memory or an error diffusing circuit, and thereby distributing gradation components (brightness components) composed of lower order bits to adjacent pixels.例文帳に追加
液晶ディスプレイを構成する液晶駆動回路において、表示メモリの前段に液晶ディスプレイの表示可能色よりも、多くの階調情報を有する画像データを最適に減色処理するディザ処理回路もしくは、誤差拡散回路を設けることで、下位ｂｉｔで構成されていた階調成分（輝度成分）を隣接画素に分配し、高画質表示を実現する。 - 特許庁
In the encoding rate controller and video data transmission system, bits are allocated to a current picture on the basis of previous encoding results without defining a relation between an encoding rate and the distortion.例文帳に追加
エンコーディング率と歪曲との関係を定義せずとも、従来のエンコーディング結果に基づいて現在のピクチャーにビットを割当て、現在のピクチャーの性質が以前のピクチャーと異なる場合、制限されたビットに合せるように強制せず、量子化スケール変化による追加ビットも使用せずにピクチャー内の多様な性質に適応して量子化スケールを設定するエンコーディング率制御器、及びビデオデータ伝送システムである。 - 特許庁
There are provided a first receiver for receiving a data signal constituted of a plurality of bits as a parallel signal, a second receiver for receiving a reference signal for capturing the parallel signal, and a simultaneous arrival judgement circuit which compares phases of all or a part of parallel signals with the reference signal and transmits a result of the comparison to parallel signal and reference signal sender sides.例文帳に追加
複数ビットで構成されるデータ信号を並列信号として受信する第１のレシーバと、並列信号の取り込みのための基準信号を受信する第２のレシーバと、並列信号の全部または一部の位相を基準信号と比較しその比較結果を並列信号および基準信号の送り手側に送信する同着判定回路とを備える。 - 特許庁
The processing device in this invention is constituted with a memory unit which can store data, a butterfly arithmetic processing part to perform plural of butterfly arithmetic processing and a processing part to reassemble bits in reverse order which writes result of the plural butterfly arithmetic processing by the butterfly arithmetic processing part into a memory address reassembled in reverse bit order without writing the results of the butterfly arithmetic processing into the memory address in processing sequence.例文帳に追加
本発明の処理装置は、データを記憶可能なメモリと、複数のバタフライ演算処理を行うバタフライ演算処理部と、バタフライ演算処理部による複数のバタフライ演算処理の結果を処理順のメモリのアドレスに書き込まず、ビット逆順の並び替えを行ったメモリのアドレスに該バタフライ演算処理の結果を書き込むビット逆順並び替え処理部とを有する。 - 特許庁
To provide a high definition image forming device exhibiting a high reproducibility by correcting image data so as to make a light emission pulse width a prescribed pulse width for an isolated dot pattern that lowers the reproducibility of an image due to the decrease in the light emission pulse width, an isolated dot for which laser on time is 1/4 in an SST to split one picture element into four bits.例文帳に追加
１画素を４ビットに分割するＳＳＴにおいて、レーザＯＮ時間が１／４になるような孤立ドットでは、発光パルス幅が細くなり画像の再現性が悪化してしまう孤立ドットパターンの場合に、発光パルス幅が所定のパルス幅になるように画像データを補正することにより、再現性の高い高品位な画像形成形成装置を提供する。 - 特許庁
When an image for synthesis processing is present in a cut block in a block synthesis circuit 58, the upper eight bits of an image signal at the side of a frame memory 51 and an image signal at the side of a synthesis signal generation circuit 53 (or the side of a synthesis signal input circuit 54) are inputted for synthesis processing, and the synthesized data are stored at a working memory 56.例文帳に追加
ブロック合成回路５８では、切り出されたブロック内に合成処理を行う画像が存在する場合には、フレームメモリ５１側の画像信号及び合成信号生成回路５３側（または合成信号入力回路５４側）の画像信号それぞれの上位８ビットが入力され、合成処理が行われ、作業メモリ５６に合成されたデータが格納される。 - 特許庁
The data of the payload part are detected from packet signals for which pseudo random signals indicated by an Nth generator polynomial are inserted to the payload part and transmitted, and are fetched as an initial value to a forward reference signal generation part 22 and a backward reference signal generation part 30 by the unit of N bits in an input order, and forward reference signals Pf and backward reference signals Pr are respectively generated.例文帳に追加
Ｎ次の生成多項式で示される擬似ランダム信号がペイロード部に挿入されて伝送されたパケット信号からそのペイロード部のデータを検出し、入力順にＮビット単位で順方向参照信号発生部２２および逆方向参照信号発生部３０に初期値として取り込ませ、順方向の参照信号Ｐｆおよび逆方向の参照信号Ｐｒをそれぞれ発生させる。 - 特許庁
To provide a noise reduction circuit for a semiconductor device that can reduce a high level noise caused by concentrated flowing of a momentary transient current (peak current) through power lines of IO buffers when many outputs are inverted in each semiconductor, using the IO buffer with an output in a plurality of bits and capable of a high output current capability, such as a data control circuit for plasma display and liquid crystal display.例文帳に追加
プラズマ表示や液晶表示のデータ制御回路のような複数ビットの出力をもち、出力電流能力の高いＩＯバッファを使用している半導体で出力の多数が反転した場合、出力ＩＯバッファで瞬間的な過渡電流(ピーク電流)が電源線に集中的に流れることにより発生する大きなノイズを低減する半導体装置のノイズ低減回路を提供する。 - 特許庁
A measured packet 32 comprises time stamp information 37 inserted to a front part of a payload 36 of an original packet (general packet) 31 consisting of a header 33 including attribute information of the packet comprising a packet destination address, priority and a packet length or the like and of a payload 34 including (user) data carried by the packet and comprises identification bits denoting the measurement packet to a header 35.例文帳に追加
パケットの行き先アドレス、優先度、パケット長などから構成されるパケットの属性情報が含まれるヘッダ部分３３と、パケットが運ぶ（ユーザー）データであるペイロード部分３４とから構成されるオリジナルパケット（一般パケット）３１に対して、そのペイロード部分３６の前部にタイムスタンプ情報３７を挿入し、ヘッダ３５に、測定パケットであることの識別ビットを付加て測定パケット３２を構成する。 - 特許庁
A pulse generation means 13 which repetitively and periodically outputs prescribed pulse signals, counters 14 and 15 counting pulse signals outputted from the pulse generation means, memories 17 and 18 having plural address input terminals where the counting output signals of the counters are applied and a signal output means 20 taking out plural signals for sequence control from the data output terminals of plural bits in the memories 17 and 18 are installed.例文帳に追加
所定のパルス信号を周期的に繰り返し出力するパルス発生手段１３と、それが出力するパルス信号を計数するカウンタ１４，１５と、それの計数出力信号が印加される複数のアドレス入力端子を有するメモリ１７，１８と、メモリ１７，１８の複数ビットのデータ出力端子からシーケンス制御用の複数の信号を取り出す信号出力手段２０とを設けたことを特徴とする。 - 特許庁
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