「data bits」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

To reduce the number of 1-bit comparators by sharing 1-bit comparators of a signature analysis circuit in a plurality of data output bits and to decrease the size (the number of gates) in a BIST (Bit-In Self-Test) circuit.例文帳に追加

ＢＩＳＴ回路において、複数のデータ出力ビット間でシグネチャ解析回路の１ビット・コンパレータを共有することにより、１ビット・コンパレータの数を減らし、それによってサイズ（ゲート数）を削減すること。 - 特許庁

The encoder 1 comprises a parity check encoder 10 performing parity check encoding of input data, an interleaver 20 for reordering respective bits constituting data encoded by the parity check encoder 10, and an accumulator 30 performing convolution encoding of data delivered from the interleaver 20 by accumulation.例文帳に追加

符号化装置１は、入力されたデータに対してパリティ検査符号化を行うパリティ検査符号化器１０と、このパリティ検査符号化器１０により符号化されたデータを構成する各ビットの順序を置換して並べ替えるインターリーバ２０と、このインターリーバ２０から供給されたデータに対して累積加算による畳み込み符号化を行うアキュムレータ３０とを備える。 - 特許庁

In the waveform-measuring device, a plurality of cursors having equal intervals, and having the number corresponding to the number of bits of serial data to be measured are displayed, and each interval between the cursors is adjusted corresponding to a bit rate of the serial data, and the cursors are moved, while keeping each interval, and a head cursor is aligned to a start bit of the serial data, and the logic level at each cursor position is measured.例文帳に追加

計測するシリアルデータのビット数に対応する本数を有し、間隔が等しい複数のカーソルを表示し、これらのカーソルの間隔をシリアルデータのビットレートに応じて調整すると共に、その間隔を保ったまま移動して先頭のカーソルをシリアルデータのスタートビットに合わせ、各カーソル位置のロジックレベルを計測する。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

When a power-saving mode signal PS is supplied, this color liquid crystal display is driven by applying a power source voltage VDD selected based on each of the highest order bits MSB1-MSB528 of display data PD'1-PD'528 or the ground voltage GND to the corresponding data electrodes of the color liquid crystal display 1 as the data signals.例文帳に追加

このカラー液晶ディスプレイの駆動方法は、省電力モード信号ＰＳが供給された場合には、表示データＰＤ'_１〜ＰＤ'_５２８の各最上位ビットＭＳＢ_１〜ＭＳＢ_５２８に基づいて選択した電源電圧Ｖ_ＤＤ又は接地電圧ＧＮＤをデータ信号としてカラー液晶ディスプレイ１の対応するデータ電極に印加する。 - 特許庁

Output signals of comparators (3, 5) comparing each bit of data bits (TQf<7:0>) of the prescribed number with each of expected value data (CMPD<7:0>) and one side of the prescribed data TQf<7:0> are selected corresponding to a selecting circuit 6 and an operation mode indicating signal (TMQCMP) and transferred to an output node.例文帳に追加

所定数のデータビット（ＴＱｆ＜７：０＞）の各ビットを期待値データ（ＣＭＰＤ＜７：０＞）のそれぞれと比較する比較器（３，５）と、この比較器（３，５）の出力信号と所定データＴＱｆ＜７：０＞の一方を選択回路（６）に従って動作モード指示信号（ＴＭＱＣＭＰ）に従って選択して選択してテスト出力ノードへ転送する。 - 特許庁

The external output means of the slot machine 1 comprises a plurality of condition device operation discrimination means 131, 132 and 133 for discriminating the operation of condition devices which make respective game combinations effective; and an encoding means 136 for converting data to binary-encoded output data of a prescribed number of bits by using table data based on the result of the discrimination.例文帳に追加

スロットマシン（１）の外部出力手段において、それぞれの遊技役を有効にする条件装置の作動を判別する複数の条件装置作動判別手段（１３１、１３２、１３３）と、これらの判別結果に基づいて所定ビット数のバイナリコード形式の出力データにテーブル変換するコード化手段（１３６）とを備える。 - 特許庁

A data transmission control switching part 18 generates the address of an image memory 12 for reading CMYK image data in a plane sequence when the decision result indicates the engine is a 4-cycle engine, and divides an image bus into four and generates the address of the image memory 12 for reading the CMYK image data in a dot sequence divisionally by 2 bits when the judged result is a tandem engine.例文帳に追加

データ送信制御切替部１８は、判定結果が４サイクルエンジンであったときには、ＣＭＹＫの画像データを面順次で読み出すための画像メモリ１２のアドレスを生成し、タンデムエンジンであったときには画像バスを４分割し、ＣＭＹＫの画像データを２ビットずつ分割して点順次で読み出すための画像メモリ１２のアドレスを生成する。 - 特許庁

Then the data receiver 20 of this invention receives the signal sent through the transmission line 110, a tributary synchronization circuit 106 stores data denoted by the tributary signal by each tributary signal, demultiplexed by a serial conversion circuit 105 and provides the output of the data in timing, on the basis of the detection of frame bits of each tributary signal and a reference frame pulse.例文帳に追加

そして、データ受信装置２０が、その伝送路１１０上の信号を受信し、直並列変換回路１０５により多重分離したトリビュタリ信号毎に、トリビュタリ同期回路１０６によって、そのトリビュタリ信号の示すデータが蓄えられ、各トリビュタリ信号のフレームビットの検出と基準フレームパルスとに基づいたタイミングで、上記データを出力する。 - 特許庁

This seed generation circuit has: an oscillator circuit 10 continuously or intermittently oscillating; a smoothing circuit 20 controlling appearance frequency of '0' and '1' in a digital data string outputted from the oscillator circuit and outputting the digital data string as time series data; and a genuineness circuit 30 generating a seed of one bit by an arithmetic process using a plurality of bits among the time series data.例文帳に追加

連続的または断続的に発振する発振回路（１０）と、前記発振回路から出力されたデジタルデータ列における「０」と「１」との出現頻度を制御して時系列データとして出力する平滑回路（２０）と、前記時系列データのうちの複数のビットを用いた演算処理により、１ビットのシードを生成する真性化回路（３０）と、を備えたことを特徴とするシード生成回路を提供する。 - 特許庁

A first selector 101 receives image data and discrimination circuit pixel information denoting information by each pixel of the data, selects prescribed bits of the first pixel information to generate 2nd pixel information, a 2nd selector 103 selects one from among a plurality of data in a register file 102, on the basis of the second pixel information and outputs the data as fourth pixel information, and a decoder 104 decides on the pixel attributes.例文帳に追加

画像データと、その画素毎の情報を示す第１の画素情報を入力し、第１選択器１０１で前記第１の画素情報の所定ビットを選択して第２の画素情報を生成し、第２選択器１０３で該第２の画素情報に基づき、レジスタファイル１０２内の複数データから一つを選択して第４の画素情報として出力し、デコーダ１０４で画素属性を決定する。 - 特許庁

In a digital subscriber line transmission system transmitting a DMT symbol to a metallic line, a counter is operated after the phase of 400 Hz is detected, an NEXT section is discriminated from an FEXT section based on the count, and data is transmitted by decreasing the number of transmission bits in the discriminated NEXT section and increasing the number of transmission bits in the discriminated FEXT section.例文帳に追加

メタリック回線にＤＭＴシンボルを伝送するディジタル加入者線伝送方法において、４００Ｈｚの位相を検出した後、カウンタを動作させ、そのカウンタに基づいてＮＥＸＴ区間とＦＥＸＴ区間を識別し、識別したＮＥＸＴ区間では伝送ビット数を小さくして、識別したＦＥＸＴ区間では伝送ビット数を大きくしてデータ伝送する。 - 特許庁

To provide a card, a card reader and a game play device by which mutually different codes are read, not only a code expressed from a plurality of binary bits but a code expressed from a plurality of multiple bits is created and codes constituting large-size data are composed by piling up one card facing front and back or piling up a plurality of same or different kinds of cards.例文帳に追加

１枚のカードを表向き，裏向きおよび同種類または異種類のカードを複数枚重ねることにより、それぞれ異なるコードを読み出すことができるとともに、２値の複数ビットから表現できるコードのみだけでなく、多値の複数ビットから表現できるコードも作成しサイズの大きいデータを構成するコードを合成できるカード，カード読取装置，ゲームプレイ装置を提供する。 - 特許庁

A symbol of the resent data packet is modulated using a predetermined constellation, and respective symbol bits have an average bit reliability defined with individual bit reliabilities on all symbols of the predetermined constellation.例文帳に追加

前記再送したデータパケットのシンボルは、所定の信号コンステレーションを用いて変調し、各シンボルビットは、前記所定の信号コンステレーションの全シンボルに対する個々のビット信頼性によって定義された平均ビット信頼性を有する。 - 特許庁

The write time of the signal line can be shortened, since the signal line is precharged on the basis of the reference voltage selected according to the bit string of the higher 3 bits of the digital pixel data before the signal line is written on the substrate.例文帳に追加

信号線の書き込みを行う前に、デジタル画素データの上位３ビットのビット列に応じて選択された基準電圧に基づいて信号線のプリチャージを行うため、信号線の書き込み時間を短縮することができる。 - 特許庁

The account name and domain name of a recipient address constituting the information for address generation are each compressed in data quantity, using the reduction in the number of bits of characters to be used description and replacement into a previously defined identification number.例文帳に追加

アドレス生成用情報を構成している受信者アドレスのアカウント名およびドメイン名は、表記に用いる文字のビット数削減と予め定義した識別番号への置換によってそれぞれデータ量を圧縮する。 - 特許庁

In an error detection process, when the values of both bits forming the bit pair are 0 in the data read out from the nonvolatile storage means, a slave side control unit or a master side control unit determines that the bit pair includes an error.例文帳に追加

スレーブ側制御部又はマスタ側制御部は、誤り検出処理において、前記不揮発性記憶手段から読出したデータについて前記ビット対をなす双方のビットの値が０であれば前記ビット対に誤りが有ると判断する。 - 特許庁

A BIST circuit 1 includes a BIST control circuit 11, a data creation circuit 12, a timing register 13, a bits inversion circuit 14, an address creation circuit 15, a control signal creation circuit 16, and a result analysis circuit 17.例文帳に追加

ＢＩＳＴ回路１は、ＢＩＳＴ制御回路１１と、データ生成回路１２と、タイミングレジスタ１３と、ビット反転回路１４と、アドレス生成回路１５と、制御信号生成回路１６と、結果解析回路１７とを有する。 - 特許庁

When higher n-bits in an m-bit address signal output from a data processor 2 such as a CPU match a value preset in a register 12A, a match detection signal EQ is output from a comparator 13A.例文帳に追加

ＣＰＵ等のデータ処理装置２から出力されるｍビットのアドレス信号の内の上位ｎビットが、レジスタ１２Ａに予め設定された値に一致すると、比較器１３Ａから一致検出信号ＥＱが出力される。 - 特許庁

A packet monitor 116 monitors a data stream traffic to each buffer, and measures traffic parameters, such as the number of packet or the number of bits to be received each second by one or a plurality of buffers in the outbound module 100.例文帳に追加

パケット・モニタ１１６が、各バッファへのデータ・ストリーム・トラフィックを監視し、アウトバウンド・モジュール１００において１つまたは多数のバッファによって１秒毎に受信するパケット数またはビット数のようなトラフィック・パラメータを測定する。 - 特許庁

To minimize noise radiated from wiring when jet signals for selecting the operating mode of a nozzle, composed of bit data of the predetermined number of digits not less than 3 bits, are continuously transmitted to a liquid droplet jet head.例文帳に追加

３ビット以上の所定桁数のビットデータで構成された、ノズルの動作態様を選択するための噴射信号が液滴噴射ヘッドへ続けて送信される際の、配線から放射されるノイズを極力低減すること。 - 特許庁

To provide a multi-plane type flash memory device in which operation speed and data throughput can be increased by performing simultaneously program and read-out operation of a plurality of planes by a chip enable signal including a plurality of bits.例文帳に追加

複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラムおよび読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なマルチプレーン型フラッシュメモリ装置。 - 特許庁

At an exposure part 6 which executes tone expression by scanning the inside of one pixel by a plurality of the number of times in a photograph processor 50, a multiplication division part 41R outputs data of every 10 bits to a D/A converter 29R.例文帳に追加

写真処理装置５０では、１画素内を複数回の走査によって階調表現する露光部６において、乗算分割部４１Ｒが１０ビットずつのデータをＤ／Ａコンバータ２９Ｒに対して出力する。 - 特許庁

To improve image quality by performing noise reduction in outputting digital image data, by reducing the number of bits to be converted in switching after code conversion even in a case where image or the like that is monochrome but has a gradation change is picked up.例文帳に追加

単色でありながら階調変化をもつ画像などを撮像した場合でも、コード変換後の切り替わり時変化ビット数を少なくして、デジタル画像データを出力する際のノイズ低減を行って画質を向上させる。 - 特許庁

To provide a signal processor, an image signal processor and an image signal processing method by which number of bits of data entirely used, a memory capacity and a bandwidth can efficiently be reduced, while keeping conversion accuracy to be a prescribed level or over.例文帳に追加

変換精度を所定のレベル以上に保持しつつ、全体で使用するデータのビット数とメモリ容量およびバンド幅を効率的に縮小することができる信号処理装置、画像信号処理装置およびその方法を提供する。 - 特許庁

A multiplier 13' of this matched filter is not provided with a +1 adder and gives no change to input data of a sample-hold circuit S/H 11, when a reference signal of a cord register 12 is set 'positive' but will invert bits, when the reference signal of the cord register 12 is set 'negative'.例文帳に追加

本発明のマッチドフィルタにおける乗算器１３′では＋１加算器を備えず、Ｓ／Ｈ１１の入力データをコードレジスタ１２の参照信号が「正」とするときはそのままとし、「負」とするときはビット反転する。 - 特許庁

To provide an optical transmitter capable of high-speed optical data transmission with reduced in error by maintaining the number of high and low levels of signals at substantially the same without adding unnecessary bits and without requiring a complicated circuit.例文帳に追加

複雑な回路を必要とせず、余計なビットを付加することなく信号のハイレベルとローレベルの個数を略同数に保つことにより、エラーが少なく且つ高速の光データ伝送が可能となる光送信装置を提供する。 - 特許庁

The statistical measure may be an energy efficiency ratio relating the number of bits of data transmitted to or from the mobile unit over a specified time interval to the amount of power consumed by the mobile unit during that time interval.例文帳に追加

統計的尺度は、指定された時間間隔の間に移動体によって消費される電力量に対する、その時間間隔に渡って移動体にまたはそこから送信されるデータ・ビット数に関するエネルギー消費効率であり得る。 - 特許庁

Then, a code string rearranging part 109 distributes each bit of variable length coded data to a plurality of bit planes composed of bits of the same digit of each coefficient, and a code outputting part 110 hierarchically and successively outputs each bit plane.例文帳に追加

そして、符号列並び換え部１０９は、可変長符号化データの各ビットを、各係数の同じ桁のビットから構成される複数のビットプレーンに分配し、符号出力部１１０は各ビットプレーンを階層的に順次出力する。 - 特許庁

Memory cells are arranged so that data of one bit is stored by memory cells (MC1, MC2) of two bits, a plate electrode (CP) of a memory cell capacitor and a gate electrode (WL0-WL3) of a memory cell transistor are formed by the same manufacturing process.例文帳に追加

２ビットのメモリセル（ＭＣ１，ＭＣ２）で１ビットのデータを記憶するようにメモリセルを配置し、メモリセルキャパシタのセルプレート電極（ＣＰ）とメモリセルトランジスタのゲート電極（ＷＬ０−ＷＬ３）を同一製造工程で形成する。 - 特許庁

The control circuit 1 measures how many times the specific bits are inserted and controls a selector 10 to use data before the processing by the specific bit inserting means 9 if the compressibility is possibly exceeded in the worst case.例文帳に追加

制御回路１にて特定ビット挿入の回数を計測し、最悪ケースでの圧縮率をオーバーする可能性がある場合に、特定ビット挿入手段９の処理前のデータを使用するようにセレクタ１０を制御する。 - 特許庁

The method includes a step wherein, under a predefined condition, an ending position of a final service data unit (SDU) carried by a PDU is indicated and a length indicator field consisting of a plurality of bits is not inserted into the PDU.例文帳に追加

方法は、所定の条件に合致した場合に、上記ＰＤＵで搬送される最後のＳＤＵ（サービスデータユニット）の終了位置を示し、複数ビットからなる長さ指示フィールドを上記ＰＤＵに添付しない段階を含む。 - 特許庁

For all contents data recorded in a hard disk 21, evaluation points for contents are recorded together with additional bits of information such as an address in the hard disk 21, a contents title, a genre and an artist.例文帳に追加

ハードディスク２１に記録された全コンテンツデータに対して、ハードディスク２１におけるアドレス、コンテンツを特定するコンテンツＩＤ、コンテンツのタイトル、ジャンル、アーティスト等の付加情報に加えて、コンテンツに対する評価ポイントを併せて記録する。 - 特許庁

Encryption and decrypting circuit selects all encryption key lengths so as to be multiples of 8 bits and selects all processing units of encryption data so as to be 8-bit multiples to reduce the scale of hardware adaptive to a plurality of encryption systems.例文帳に追加

暗号化、復号化回路は、全ての暗号鍵長を８ビットの整数倍に選択するとともに、暗号化するデータの処理単位も全て８ビットの整数倍に選択し、複数暗号方式への対応ハードウエア規模を低減する。 - 特許庁

For example, in a case of a many-valued logic NAND type flash memory provided with the ECC circuit in which an allowable bit number n per page is made to 4 bits, at the time of data write operation, write loop is repeated while stepping up a word-line voltage.例文帳に追加

たとえば、１ページあたりの許容ビット数ｎが４ビットとされたＥＣＣ回路を備える多値論理のＮＡＮＤ型フラッシュメモリの場合、データ書き込み動作時に、ワード線の電圧をステップアップしながら書き込みループを繰り返す。 - 特許庁

Each of the second selectors comprises the conductivity type MOS transistors and outputs one of the plurality of the generated voltages to the conductivity type first selectors on the basis of low-order (b+c) bits of the digital data.例文帳に追加

各第２のセレクタは、当該導電型ＭＯＳトランジスタにより構成され、各第２のセレクタが前記ディジタルデータの下位（ｂ＋ｃ）ビットに基づき、複数の生成電圧の１つを当該導電型の第１のセレクタに出力する。 - 特許庁

Respective audio analog signals of stereo two channels are converted into one-bit stream data having sampling frequencies fs=32×44.1 kHz/48×44.1 kHz/64×44.1 kHz and quantization bit numbers =16/20/24 bits expressed in terms of PCM.例文帳に追加

ステレオ２チャネルの各オーディオアナログ信号は、ＰＣＭ換算でサンプリング周波数ｆｓ＝３２×４４．１ｋＨｚ／４８×４４．１ｋＨｚ／６４×４４．１ｋＨｚ、量子化ビット数＝１６／２０／２４ビットの１ビットストリームデータに変換される。 - 特許庁

An output of the OR gate 510 is inputted to the right shifter 511, and a bit number (code length of variable length code word 1 + number of bits of additional data 1) measured by a code length measuring instrument 530 is further inputted to the right shifter 511.例文帳に追加

ＯＲゲート５１０の出力は右シフタ５１１に入力され、更に右シフタ５１１には符号長計測器５３０により計測されたビット数（可変長符号語１の符号長＋付加データ１のビット数）が入力される。 - 特許庁

For input gray scale values in the second input gray-scale section, output gray-scale values are calculated by adding or subtracting values represented with low-order seven bits of data for correction corresponding thereto to or from values obtained by multiplying the input gray-scale values by four.例文帳に追加

第２の入力階調区間の入力階調については、それを４倍した値にそれに対応する補正用データの下位７ビットで表される値を加算または減算することによって出力階調値が算出される。 - 特許庁

To perform an arithmetic operation using a linear conversion part in an SPN structure excellent in a data spreading performance, when the numbers of input and output bits are not the same among plural S-boxes in the SPN structure in an F-function.例文帳に追加

Ｆ関数内部のＳＰＮ構造中の複数のＳボックスの間で入出力ビット数が同一でない場合に、ＳＰＮ構造内の線形変換部としてデータ拡散性能に優れたものを用いて演算を行う。 - 特許庁

To reduce noise generation caused by transmission error without adding an arithmetic circuit such as an interpolation circuit into a decoder regardless of the number of bits of the transmission error when compressing and transmitting audio data in an ADPCM form.例文帳に追加

音声データをＡＤＰＣＭ方式で圧縮して伝送する際に、伝送誤りのビット数にかかわらず、且つ、補間回路のような演算回路を復号化器内に追加することなく、伝送誤りによるノイズの発生を低減する。 - 特許庁

Further, a LSI tester 25 is provided with test patterns 29a, 29b being original data of the ROM code previously loaded for inspection, parity bits 30a, 30b corresponding to the test patterns 29a, 29b, and a comparison operation part 31.例文帳に追加

さらにＬＳＩテスタ２５には、検査のために予めローディングされたＲＯＭコードの元データであるテストパターン２９ａ、２９ｂと、テストパターン２９ａ、２９ｂに対応したパリティビット３０ａ、３０ｂと、比較演算部３１が設けられている。 - 特許庁

A system 100 that carries out this bit array conversion method includes the 1st and 2nd registers 21 and 22 which store the 1st and 2nd data having same number of bits, a register part 20 having a 3rd register 23 and an array conversion control part 40.例文帳に追加

この発明の方法を実施するためのシステム１００は、同数ビットの第１，第２のデータを格納する第１，第２のレジスタ２１，２２と、第３のレジスタ２３とを具備するレジスタ部２０と、配列変換制御部４０とを有する。 - 特許庁

Audio signals A of the two-channels or multichannels relating to the same audio data sources are selectively inputted to an analog-to-digital converter 1, are subjected to analog-to-digital conversion by the different numbers of sampling frequencies and the numbers of quantization bits and are recorded to a disk.例文帳に追加

Ａ／Ｄ変換器１には同じオーディオソースに関する２チャネル又はマルチチャネルのオーディオ信号Ａが選択的に入力されて、異なるサンプリング周波数と量子化ビット数でＡ／Ｄ変換されてディスクに記録される。 - 特許庁

A transmitter T determines the communication quality of a transmission line L, and generates a symbol of four-valued FSK (frequency shift keying) from the bits of the most and least significant parts of encoded sound data when the communication quality is excellent.例文帳に追加

送信装置Ｔは、伝送路Ｌの通信品質を判定し、通信品質が良い場合は、符号化された音声データの最重要部分のビットと、重要性が最も低い部分のビットとから、４値ＦＳＫのシンボルを生成する。 - 特許庁