「data bits」に関連した英語例文の一覧と使い方(41ページ目) - Weblio英語例文検索

When a secrecy scramble pattern generating circuit 42 generates a PN pattern (PNSEC) for descrambling, its PN pattern (PNSEC) output is converted into 160-bit parallel data (P_PNSEC), which are fed to the parallel exclusive OR (EXOR) circuit 40, wherein 160 sets of exclusive OR arithmetic circuits calculate the received data in accordance with the bits to carry out descramble processing in parallel.例文帳に追加

スクランブル解除用のPNパターン(PNSEC)が秘話スクランブルパターン発生回路42にて生成されると、そのPNパターン(PNSEC)出力が160ビットパラレルのデータ(P_PNSEC)に変換されて並列排他論理和(EXOR)回路40に供給され、160個の排他的論理和演算回路にて各入力データがビット対応に演算されてデスクランブル処理がパラレルにて行われる。 - 特許庁

A method for processing data comprises the steps of converting a binary code aligned to a pixel value into a new code of a bit train in which values are aligned so that intervals of the values corresponding to the bit train of the same numbers of '0' or '1' become uniformly rough, conducting a bit swap for replacing the bits of the new code, and hence embedding data in the pixel value.例文帳に追加

画素値に割り当てられたバイナリコードが、０または１の数が同一のビット列に対応する値どうしの間隔が均一に粗になるように値が割り当てられたビット列である新コードに変換され、その新コードのビットを入れ替えるビットスワップを行うことにより、画素値に、データが埋め込まれる。 - 特許庁

The slave device measures the pulse width of the strobe signal STB, detects whether the slave address according to the pulse width and its own slave address accord, and decides the data of a prescribed number of bits taken in by a serial data signal SDATA and a synchronous clock signal SCK when according.例文帳に追加

スレーブ装置では、ストローブ信号ＳＴＢのパルス幅を測定するとともに、そのパルス幅に応じたスレーブアドレスと自身のスレーブアドレスとが一致するか否かを検知し、一致する時に、シリアルデータ信号ＳＤＡＴＡおよび同期クロック信号ＳＣＫによって取り込んだ所定ビット数のデータを確定する。 - 特許庁

CPU 25, ROM 26 and RAM 27 preset an initial value of random number using the serial number of the stamp making device 3, then generate a random number based on the initial value of the random number, and transforms the bit data by modifying some of the bits of bit data representing the imprint image according to the types of transformation corresponding with the random numbers.例文帳に追加

ＣＰＵ２５、ＲＯＭ２６、ＲＡＭ２７がスタンプ作成装置３の製造番号を用いて乱数初期値を設定し、前記乱数初期値から乱数を生成し、前記乱数に対応する変形種類に基づき印影画像を表すビットデータの一部ビットを変更することによりビットデータを変形する。 - 特許庁

Thus one frame memory is used, to be able to store two frames of data by using the frame memory and a DDR SDRAM and adjusting the number of bits of inputted image data and a clock frequency, so that the mounting area, occupied by the frame memory and the cost price, can be reduced.例文帳に追加

本発明によれば、フレームメモリとしてDDR SDRAMを使用して、入力される映像データのビット数及びクロック周波数を調整することによって、一つのフレームメモリを使用して２フレームのデータを記憶することができ、これにより、フレームメモリが占める実装面積を減少させることができ、さらに原価も節減することができる。 - 特許庁

Data of one pixel is converted into multilevel image data with the small number of gradations as approximately 2 to 4 bits for each color depending on a printing ability of the printer for every color by multilevel dither processing by the pseudo gradation processing part 24.例文帳に追加

そしてこの算出した値に最も近い値を多値ディザマトリクスの出力特性の曲線上から得てこのときのＯＮドット数に換算し、閾値優先順位表からＯＮ画素分の抽出を行い、ＯＮさせるドット数に応じて全閾値プレーン間の優先順位の小さい順に多値ディザの閾値を割り当てる。 - 特許庁

In a clock regenerator and a clock regeneration method, a clock synchronized with an input signal is generated, and a head bit of synchronous data in a specified pattern added to the head of each packet contained in an input signal is detected, and when the head bits of the synchronous data are detected, the phase of the clock is reset to the initial phase.例文帳に追加

クロック再生装置及びクロック再生方法において、入力信号に同期したクロックを生成し、入力信号に含まれる各パケットの先頭に付加された所定パターンの同期データの先頭ビットを検出し、同期データの先頭ビットを検出したときに、クロックの位相を初期位相にリセットするようにした。 - 特許庁

Whether overlapping bits are present is determined by using bit strings of predicted arrival time zones and bit strings of regulated time zones, to determine whether each node and each link on the map data are passable, and an optimum route between two points reflecting the time regulation is searched by using the map data in reference to the determination result.例文帳に追加

そして、予想到達時間帯のビット列と、規制時間帯のビット列とを用いて、重複するビットがあるかどうかを判断して、地図データ上の各ノードおよび各リンクが通行可能か否かを判定し、当該判定結果を参照しながら、地図データを用いて時間規制を反映した２地点間の最適経路を探索する。 - 特許庁

Furthermore, the wireless transmission apparatus includes a convolution coding section for applying convolution coding to the symbols, having the decoding completion bits attached thereto by the decoding completion bit addition section; an interleave section for interleaving the symbols coded by the convolution coding section; and a data transmission section for transmitting data interleaved by the interleave section.例文帳に追加

そして、無線送信装置は、復号完結ビット付加部により復号完結ビットが付加されたシンボルを畳み込み符号化する畳み込み符号化部と、畳み込み符号化部にて符号化されたシンボルをインタリーブするインタリーブ部と、インタリーブ部にてインタリーブされたデータを送信するデータ送信部とを備える。 - 特許庁

Transmission data are interleaved into a plurality of sequences as needed, an ECC encoding process is performed so as to fix the number of parities for each ECC interleaved sequence, these ECC codes are then multiplexed to constitute a payload, thereby adjusting the number of redundant bits (the number of parities) suitable for a transmission data length as a whole.例文帳に追加

伝送データを必要に応じて複数の系列にインターリーブし、ＥＣＣインターリーブ系列毎にパリティー数が一定となるＥＣＣ符号化処理を行なった後、これらのＥＣＣ符号を多重化してペイロードを構成することで、全体として伝送データ長に適した冗長ビット数（パリティー数）を調整する。 - 特許庁

The device directly or indirectly controls a selection signal for the nonvolatile memory unit that stores the initialization data with a help of switch signals and when the non-volatile memory is not used, using the fact that data from the non-volatile memory become total bits 1, it is discriminated whether non-volatile memory can be used or not.例文帳に追加

スイッチの開閉信号を用いて直接的、あるいは、間接的に初期化データを蓄えた不揮発性メモリの選択信号を制御し、かつ、不揮発性メモリを使用しない設定の場合、不揮発メモリからのデータが全ビット”１”となることを利用し、不揮発性メモリを使用するかどうか区別する。 - 特許庁

In the case of integrating part of a valid symbol period of the OFDM signal and a correlation signal for a guard period to detect a peak position, the bit selection control circuit 20 selects bits with a properly small prescribed data width than the obtained data width as the result of integration of the maximum value of the peak detection period.例文帳に追加

ＯＦＤＭ信号の有効シンボル区間の一部と、ガード区間の相関信号を積分してピーク位置を検出するに際し、上記ビット選択制御回路２０はピーク検出区間の最大値に基づいて前記積分の結果、得られるデータ幅より適切な小さい一定のデータ幅のビットを選択する。 - 特許庁

To provide a liquid crystal display device capable of preventing a black level or a white level of an image to be displayed on a liquid crystal display panel from lowering when the number of bits of display data to be externally inputted to a display control circuit is smaller than that of display data to be outputted to a drain driver from the display control circuit.例文帳に追加

外部から表示制御回路に入力される表示データのビット数が、表示制御回路からドレインドライバに出力される表示データのビット数よりも小さい場合に、液晶表示パネルに表示される画像の黒レベル、あるいは白レベルが低下するのを防止することが可能な液晶表示装置を提供する。 - 特許庁

Occupation area of memory cells in a driver IC holding the data for correcting the quantity of light of each LED element is reduced by sharing 4 significant bits of quantity of light correction data between adjacent elements utilizing the fact that it varies continuously for the position of the LED elements and allotting only 1 bit to each dot.例文帳に追加

また、各ＬＥＤ素子の光量補正データをドライバＩＣ内部に保持しておくことができないので、印字時に、印刷データを送信する際に、その都度同時に光量補正データも送信する必要があったため、ＬＥＤヘッドの処理を高速化することが困難であるという問題があった。 - 特許庁

In a defect analyzing computer 10, the number of defective bits are counted for each coordinate based on defective data (bit map data) BD obtained by an electrical test by a tester 2 and a defect numbers histogram is made (means 12), wavelet analysis is performed for the defect numbers histogram and a wavelet coefficient is calculated (means 13).例文帳に追加

不良解析計算機１０は、テスタ２による電気的試験により得られた不良データ（ビットマップデータ）ＢＤに基づいて座標ごとに不良ビット数をカウントして不良数ヒストグラムを作成し（手段１２）、不良数ヒストグラムについてウェーブレット解析を行ないウェーブレット係数を算出する（手段１３）。 - 特許庁

The address signal A <15:0> of 16 bits generated when a jumping instruction is performed is decoded by a decoder 20, fixed data from outside is selected in accordance with a decoded 3-bit decode data by a selector 30 to be inputted to a CPU core 10 to output an extension address signal A<17:16> from the CPU core 10.例文帳に追加

ジャンプ命令を行なったときに発生する１６ビットのアドレス信号Ａ＜１５：０＞をデコーダ２０でデコードし、デコードされた３ビットのデコードデータに応じて外部からの固定データをセレクタ３０で選択してＣＰＵコア１０に入力し、そのＣＰＵコア１０から拡張アドレス信号Ａ＜１７：１６＞を出力する。 - 特許庁

A memory system 1 has: a NAND flash memory 12 having a plurality of memory cells and capable of recording data of one bit, two bits or more in one memory cell; and a duplex conversion circuit 21 for duplexing by assigning input data to a predetermined threshold level and the other threshold level different from the predetermined threshold level.例文帳に追加

メモリシステム１は、複数のメモリセルを有し、１つのメモリセルに１ビット又は２ビット以上のデータを記録することが可能なＮＡＮＤ型フラッシュメモリ１２と、入力データを所定の閾値レベルと、所定の閾値レベルとは異なる別の閾値レベルとに割り当てることにより二重化する二重化変換回路２１とを有する。 - 特許庁

Moreover, the control circuit 1 generates gradation values in which input data are inverted by inverting respective bits of the input data and controls the horizontal drivers 3 so as to supply voltages corresponding to the gradation values generated in such a manner to the panel 5 on the basis of the reference voltages in the next H period.例文帳に追加

更に、制御回路１は、この入力データの各ビットを夫々反転させることにより、極性反転した階調値を生成し、次の１Ｈ期間では、こうして生成した階調値に対応した電圧を上記基準電圧を元に液晶パネル５に供給するように水平ドライバ３を制御する。 - 特許庁

A frame inverting part 2 of a transmitting part 100 operates data during M (M is an integer except for 0) time slots between frame synchronizing patterns distributed over multiplexed data signals S2a and S2b according to a signal logic and supplies the frame synchronizing bits distributed and located over the data signals S2a and Sob to a sum arithmetic part 3 while controlling the inversion according to this arithmetic result.例文帳に追加

送信部１００のフレーム反転部２は、多重化データ信号Ｓ２ａ及びＳ２ｂに分散されたフレーム同期パターン間のＭタイムスロット（Ｍは０以外の整数）間のデータを信号論理に従って演算し，この演算結果に従ってデータ信号Ｓ２ａ及びＳ２ｂの分散配置されたフレーム同期ビットを反転制御して和分演算部３に供給する。 - 特許庁

During decoding function inspection, the CPU 4 writes data obtained by encoding inspection data D15 to D0 in advance and generating and adding virtual inspection bits D20 to D16 into the memory 3 without operating the error correction circuit 12, and performs inspection by reading and collating in the decoded state of the written data by the error correction circuit 12.例文帳に追加

復号化機能検査時には、ＣＰＵ４は、予め検査用データＤ１５〜Ｄ０を符号化し仮想検査ビットＤ２０〜Ｄ１６が生成され付加されたデータを誤り訂正回路１２を機能させない状態でメモリ３に対して書き込ませ、書き込まれたデータについて誤り訂正回路１２に復号化させた状態で読み出して照合することにより検査を行う。 - 特許庁

To more improve the accuracy of calculation as compared with conventional methods by allocating more bits to a decimal part of a coefficient of which the dynamic range is small in the case of performing the orthogonal transformation/inverse orthogonal transformation of two-dimensional input data consisting of n×n elements by using one-dimensional orthogonal transformation.例文帳に追加

１次元直交変換を用いてｎ×ｎ要素の２次元入力データを直交変換／逆直交変換する際に、ダイナミックレンジの小さな係数には、より多くのビットを小数部に割り当て、従来よりも演算精度を高くする。 - 特許庁

When receiving desired communication data comprising a binary bit string via a bus line 142 from a main CPU 20 at first, a light emission control CPU 14 divides the received bit string by 3 bits each from the start bit (S1).例文帳に追加

まず、発光制御ＣＰＵ１４が、メインＣＰＵ２０からバスライン１４２を介して２進数のビット列からなる所望の通信データを受け取ると、発光制御ＣＰＵ１４は、受け取ったビット列を開始ビットから３ビットごとに分割する（Ｓ１）。 - 特許庁

By inputting the x address signal 105, a y address signal 110, an X size signal 101, and the Y size signal 106 to an address synthesis section 20, and combining data bits of all address signals in accordance with a dither matrix size, a dither matrix address 111 is generated.例文帳に追加

ｘアドレス信号１０５、ｙアドレス信号１１０、Ｘサイズ信号１０１、Ｙサイズ信号１０６は、アドレス合成部２０に入力して、ディザマトリクスサイズに応じて各アドレス信号のデータｂｉｔを結合して、ディザマトリクスアドレス１１１を生成する。 - 特許庁

The color correction table 1006 receives the addresses and outputs grating point data 1007 consisting of 32 points around a target pixel to a nonlinear interpolation device 1008, which conducts nonlinear interpolation by using lower-order bits of a 1st component of the received picture.例文帳に追加

色補正テーブル１００６はアドレスを受け取り、周囲３２点の格子点データ１００７を非線形補間器１００８に出力し、非線形補間器１００８は入力画像の第１の成分の下位ビットを用いて非線形補間を行う。 - 特許庁

Used is a serial conversion type AD conversion section 21 equipped with a function for converting an input voltage into 10 bit data by ten time serial comparison of the combination of 10 pieces of weight voltages set in each position of 10 bits with an input voltage.例文帳に追加

１０ビットの各位に設定された１０個のウェイト電圧の組み合わせと、入力電圧との１０回の逐次比較により、入力電圧を１０ビットのデータに変換する機能を備えた逐次変換型のＡＤ変換部２１を用いる。 - 特許庁

The column decoder activates a column selection line specifying a column inputting and outputting parallel data pf 2N pieces by generating a pre-decoding signal of 2N pieces utilizing the prescribed numbers out of a plurality of bits constituting a column address.例文帳に追加

カラムデコーダは、カラムアドレスを構成する複数のビットのうち所定数のビットを利用して２Ｎ個のプリデコーディング信号を発生することによって、２Ｎ個の並列データを入／出力させるべきカラムを指定するカラム選択ラインを活性化する。 - 特許庁

A 0 deletion and flag detection section 21 reads data stored in an input queue storage section 21b to a buffer memory 21c in the unit of 8 bits, searches a 0 deletion and flag detection table 21e to carry out flag detection and 0 deletion processings.例文帳に追加

０削除及びフラグ検出部２１では、入力キュー記憶部２１ｂに記憶されたデータを８ビット単位でバッファメモリ２１c に読み込み、０削除及びフラグ検出テーブル２１ｅを検索して、フラグ検出及び０削除処理を行う。 - 特許庁

The error detection processing section 14 discriminates whether the syndrome received from the syndrome generation processing section 13 agrees with an exclusive OR of syndrome data Tb[i] obtained through calculation, to specify the error occurrence location of 3-bits.例文帳に追加

誤り検出処理部１４は、シンドローム生成処理部１３から受けたシンドロームと、データ合成処理部１２が計算により求めたシンドロームデータＴｂ［ｉ］の排他的論理和とが一致するか否かを判別して、３ビットの誤り発生位置を特定する。 - 特許庁

Frames with incorrectly determined data rates are detected by checking illegal rate transitions, reserved bits, validating unused filter type bit combinations and analyzing relationships between fixed code-book gains and linear prediction coefficient gains.例文帳に追加

不正確に決定されたデータレートを有するフレームは、非合法なレート遷移、予約ビットをチェックし、未使用のフィルタタイプビットの組合せを正当であると確認し、固定コードビット利得と線形予測係数利得との間の関係を解析することにより検出される。 - 特許庁

A tertiary _4C_3 encoding section 12 inputs parallel data of 5 bits, selects three non-zero coordinates from four coordinates, defines them as +√2d or -√2d and defines the remaining one as a zero coordinate to form four-dimensional symbol from combination thereof.例文帳に追加

３値_４Ｃ_３符号化部１２は５ビットの並列データを入力し、４個の座標から３個の非零座標を選んで＋√２ｄ又は−√２ｄとすると共に残りの１個を零座標として、その組み合わせによって４次元シンボルを形成する。 - 特許庁

A magnification key is generated, the generated magnification key is set in an exclusive logic operation part and a nonlinear function part, an initial value is generated for mw bits and the initial value is set in respective exclusive logic operation parts arranged at a data input terminal.例文帳に追加

拡大鍵を生成し、生成した拡大鍵を排他的論理演算部および非線形関数部にセットするとともに、初期値をｍｗビット分生成して、これをデータ入力端に配置されるそれぞれの排他的論理演算部にセットする。 - 特許庁

If there is a bit different in logic (a meaning of "1" or "0") between the input data of the input port 1 and the buffer contents of the input port 1 formed in the RAM, the arithmetic result of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

When Tcsu&ap;Tcd and Tcsu>Tcd, and the reception data of a bit string 01110 are successively sampled in sampling time Ts21, Ts22, Ts23, and Ts24, non-sampling bits are generated, and a sampling bit string 0110 is obtained.例文帳に追加

Ｔｃｓｕ≒Ｔｃｄ且つＴｃｓｕ＞Ｔｃｄの時、ビット列０１１１０の受信データをサンプリング時刻Ｔｓ２１・Ｔｓ２２・Ｔｓ２３・Ｔｓ２４で順にサンプリングすると、未サンプリングのビットが生じるためサンプリングビット列０１１０が得られる。 - 特許庁

An address designated from a host device is divided into a Bank address, a Row address, and a Column address, a parity bit is separately generated for each of the time-division multiplexed and supplied Row address and Column address, and a check bit is generated on the basis of both the parity bits and data.例文帳に追加

上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットとデータとに基づいてチェックビットを生成する。 - 特許庁

To appropriately achieve the serial transmission of digital data for forming a progressive HD signal where the number of quantization bits is set to 10 or higher, a broad sense D-Cinema signal, a 72 OP signal, and the like by utilizing an existing circuit configuration element.例文帳に追加

量子化ビット数を１０ビット以上とするプログレッシブＨＤ信号，広義のＤ−Ｃｉｎｅｍａ信号，７２０Ｐ信号等を形成するディジタルデータのシリアル伝送を、既存の回路構成要素を利用して適切に実現できるものとする。 - 特許庁

In this case, a plurality of attribute item information contain the resolution of reading inputted by the operator, image type, the number of bits, the designation of double side or single side, an original size, an image format, an operator's name, a charging belonging code and the transmission destination of the image data or the like.例文帳に追加

ここで、複数の属性項目情報は、操作者によって入力された、読み取りの解像度、画像タイプ、ビット数、両面片面の指定、原稿サイズ、画像フォーマット、操作者名、課金所属コード、または画像データの送信先等を含む。 - 特許庁

The number of bits of control information can be reduced while each allotment is increased by using the expansion layer number as expansion information of both of the data frame number and the layer number, then, format efficiency can be improved.例文帳に追加

拡張レイヤー番号をデータフレーム番号とレイヤー番号の両方の拡張情報とすることにより、それぞれの割り当てをそのまま増加させるよりも管理情報のビット数を削減することができ、フォーマット効率を高めることが可能となる。 - 特許庁

The bits of enciphered cryptographic information are inputted from a code generator 15 to a predictive mode corrector 14 synchronously with the input of a motion vector outputted from a motion compensator 11, predictive mode and predictive image data in that predictive mode.例文帳に追加

予測モード補正器１４は、動き補償器１１から出力された動きベクトルと予測モード及びその予測モードにおける予測画像データが入力されるのと同期して、暗号発生器１５から暗号化された暗号情報のビットが入力される。 - 特許庁

If there is a bit with different logic (the meaning of "1" or "0") between the input data in the input port 1 and the content in the buffer of the input port 1 formed in the RAM, the result of operation of the exclusive OR of 8 bits is not 00(H).例文帳に追加

入力ポート１の入力データとＲＡＭに形成されている入力ポート１バッファの内容との間で、論理（「１」または「０」の意味）が異なっているビットがあれば、８ビットの排他的論理和の演算結果は００（Ｈ）にはならない。 - 特許庁

Multiple gradations may be realized by allocating three kinds of analog voltages (1st voltage V41, 2nd voltage V42, and 3rd voltage level V43) which are different in voltage level to the respective bits of the two-bit driving data as shown in Fig. (b).例文帳に追加

図４（ｂ）に示したように，２ビット駆動データの各ビットに対して，電圧レベルの異なる３種類のアナログ電圧（第１電圧レベルＶ４１，第２電圧レベルＶ４２，第３電圧レベルＶ４３）を割り当てて，多階調を実現するようにしてもよい。 - 特許庁

When the image of VGA size has a brightness data of 8 bits with the ratio of KoL of 10% and the ratio of KoH of 90%, the KinL becomes (640×480)×(10/100)-th in brightness value, and KinH becomes (640×480)×(90/100)-th in brightness value.例文帳に追加

ＶＧＡサイズの画像で輝度データが８ビットで、ＫoＬの比率が１０％、ＫoＨの比率が９０％の場合、ＫinＬは（６４０×４８０）×（１０／１００）番目の輝度値、ＫinＨは（６４０×４８０）×（９０／１００）番目の輝度値となる。 - 特許庁

A multiplier 3 re-inverts bits (at every other bit) inverted at the time of Manchester encoding in transmission signals by a clock signal reproduced by a clock reproduction circuit 2, and a signal whose polarity is identical with the original data signal of a transmission side is obtained.例文帳に追加

クロック再生回路２によって再生されたクロック信号によって、掛け算器３が、伝送信号のうち、マンチェスタ化する時に反転されているビット（１つおき）を再反転して、送信側の元のデータ信号と同じ極性の信号を得る。 - 特許庁

Even when information of (n) bits is stored, always only two latching circuits consisting of one latching circuit for storing write-in data and one latch circuit for storing a result obtained by preliminarily reading whether or not the cell is higher than Ai+1 are used.例文帳に追加

ｎビットの情報を記憶する場合でも常に、書き込みデータを記憶するための１つのラッチ回路と、Ａｉ＋１より高いセルかどうか予備リードを行ない、この結果を記憶するための１つのラッチ回路の合計２つのラッチ回路のみとなる。 - 特許庁

Also, the image display device is further equipped with a bit discrimination means 3 (reference numeral is commonly used) for discriminating the presence or absence of the bits of all pixels for every color and turns off the solid light source 1 at the timing during the course of the one color modulation period T according to the image data.例文帳に追加

また、色毎に全画素のビットの有無を判別するビット判別手段３（符号兼用）を更に備え、ビットが無いと判別された時に、画像データに応じて１色変調周期Ｔの途中のタイミングで固体光源１をＯＦＦする。 - 特許庁

Here, the image compression unit 210 generates the compressed image by dividing the input image into blocks with regard to at least luminance signals (Y) of the input image, wavelet-converting the image data in units of blocks, and thereafter reducing the number of bits by quantization.例文帳に追加

ここで、画像圧縮部２１０では、入力画像の少なくとも輝度信号（Ｙ）について、ブロック分割して、ブロック単位にウェーブレット変換し、該ウェーブレット変換後、量子化してビット数を削減することにより圧縮画像を生成する。 - 特許庁