「data bits」に関連した英語例文の一覧と使い方(42ページ目) - Weblio英語例文検索

The tone is expressed by changing the printing density per dot by converting the image data which expresses the tone for every dot with a plurality of bits into a plurality of consecutive one-bit data, and by controlling a heating-element electrified time per dot based on one bit data.例文帳に追加

１ドット毎の階調を複数ビットで表現した画像データを複数の連続する１ビットデータに変換し、１ビットデータに基づきドット単位で発熱体通電時間を制御することにより、印刷濃度をドット単位で変化させて階調を表現するサーマルプリンタにおいて、１ドットを構成する複数の１ビットデータ中のオンデータを、１ドット印刷時間内で時間的に分散させてサーマルプリントヘッドへ出力する制御手段を設ける。 - 特許庁

A binary arithmetic renormalization means performs binary arithmetic encoding of the next bit, while a ternary data sequence is converted into a binary data sequence, to output encoded bits through a binary converter 32 and an f-value waiting processor 33 to output an updated encoding section width and an updated minor probability section width at a timing, when a ternary data sequence for the target bit is output.例文帳に追加

対象ビットに対する３値データ列を出力するタイミングで、更新後の符号化区間幅と更新後の劣勢確率の区間幅とを出力するため、２値変換部３２とｆ値滞留処理部３３とにより３値データ列を２値データ列に変換して符号化ビットを出力する間に、２値算術再正規化手段により次のビットに対する２値算術符号化の処理が可能となる。 - 特許庁

To provide a UWB transmission device and a reception device which can perform high-quality data transmission without reducing a transmission rate by setting the total number of repeat pulses of a UWB-IR system without restrictions and performing weighting to encoded bits.例文帳に追加

ＵＷＢ−ＩＲ方式の繰り返しパルス総数を制約なしに設定し、符号化ビットに対して重み付けを行うことで、伝送速度を落とすことなく高品質なデータ伝送を実現することができるＵＷＢ送信装置と受信装置を提供する。 - 特許庁

About a NID of the second and succeeding reception frames, the minimum number of error bits of a bit stream of the extracted NID for each reference data is specified, and UnitID information associated with the minimum number is made UnitID information of the reception frame.例文帳に追加

２回目以降の受信フレームのＮＩＤについては、各リファレンスデータに対する抽出ＮＩＤのビット列のエラービット数の最小のものを特定し、該最小のものに対応付けられているＵｎｉｔＩＤ情報を受信フレームのＵｎｉｔＩＤ情報とする。 - 特許庁

A collective conversion processing section 210 sequentially acquires information including a head bit address, the consecutive number of data whose value is equal to that of a head bit; and the value of the head bit, and totally sets the value to bits by the consecutive number from the head bit address on the basis of the information.例文帳に追加

一括変換処理部２１０は、先頭ビットアドレスと、先頭ビットと同値のデータの連続数と、前記先頭ビットの値と、を含む情報を順次取得し、当該情報に基づき、先頭ビットアドレスから連続数分のビットに、前記値を一括でセットする。 - 特許庁

The duplication is performed in a manner that for multi-state memory system employing a two-pass programming technique for successively programming the multi-bits of the same set of memory cells, any programming error in the second pass will not corrupt the data established by the first pass.例文帳に追加

メモリセルの同一のセットのマルチビットを順次にプログラムするための２パスプログラミング手法を使用する多状態メモリシステムについて、第１のパスによって確立されたデータが第２のパスにおけるいかなるプログラミングエラーによっても破損されないように、複製が行われる。 - 特許庁

At reading, a precharge circuit precharges a read bit line, and the NMOS transistor 11 performs on-operation by a read address selection circuit 3 at the n address selected by an RWS and an RBS to read data bits stored in the storage node.例文帳に追加

リード時では、プリチャージ回路によってリードビット線をプリチャージしておき、ＲＷＳとＲＢＳとによって選択されたｎ番地のリード番地選択回路３によってＮＭＯＳトランジスタ１１がオン動作を行い、蓄積ノードに保持されるデータビットがリードされる。 - 特許庁

An ATC-C1 as a station side ADSL device transmits several frequency signals to an ATU-R2 as an opposite subscriber side ADSL device, and performs data transmission by performing multi-carrier modulation based on notified allocation bits and transmission power information.例文帳に追加

ＡＴＵ−Ｃ１は局側ＡＤＳＬ装置であり、いくつかの周波数信号を対向する加入者側ＡＤＳＬ装置であるＡＴＵ−Ｒ２に送り、通知された割り当てビットおよび送信電力情報をもとにしてマルチキャリア変調してデータ送信を行う。 - 特許庁

This device is provided with a replacement IO program circuit RIP1-RIPn corresponding to respectively memory blocks BK1-BKn coupling commonly to data buses DB1, DB2 of plural bits and one replacement address program circuit RAP for memory blocks of the prescribed numbers.例文帳に追加

複数ビットのデータバス（ＤＢ１，ＤＢ２）に共通に結合されるメモリブロック（ＢＫ１−ＢＫｎ）それぞれに対応して、置換ＩＯプログラム回路（ＲＩＰ１−ＲＩＰｎ）を設け、かつ所定数のメモリブロックに対し１つの置換列アドレスプログラム回路（ＲＡＰ）を設ける。 - 特許庁

The header compression section 104 decides a compression format for the header on the basis of the comparison result and the packet information stored in a transmission packet storage section 105, compresses the header including the S/N and the CRC bits, links it with the transmission data, and outputs them to a transmission section 106.例文帳に追加

ヘッダ圧縮部１０４は、比較結果と送信パケット記憶部１０５に記憶されているパケット情報からヘッダの圧縮形式を決定し、ＳＮとＣＲＣビットとを含むヘッダを圧縮し、送信データと繋ぎ合わせて送信部１０６に出力する。 - 特許庁

When an IP address Ag decimally expressed for the unit of 8 bits and a number Ss of subnetworks connected to an object node are inputted to an input means 1, the IP address Ag is converted to 32 bit binary data Ab by a bit image converting means 2.例文帳に追加

８ビット単位に１０進数表現したＩＰアドレスＡｇと対象ノードに接続されたサブネットワークの数Ｓｓとを入力手段１に入力すると、ＩＰアドレスＡｇが、ビットイメージ変換手段２によって３２ビットのバイナリデータＡｂに変換される。 - 特許庁

To settle the problem that α, i.e., the element of the principle polynomial of a Galois field must be exponentiated for calculation of a symbol when the data are encoded or decoded on a recording medium and thereby the capacity of a table to be referred to is increased too much for the access width of 16 or 32 bits.例文帳に追加

記録媒体にデータをエンコードしまたデコードする場合のシンボルの演算は、ガロア体の原理多項式の元であるαをべき乗算しなくてはならないため、１６ビットや３２ビットのアクセス幅の場合、参照すべきテーブルの容量が大きくなりすぎる。 - 特許庁

In the semiconductor nonvolatile memory, a plurality of addresses corresponding to the multiple bits are assigned to each memory cell to provide a plurality of page modes corresponding to the plurality of addresses, and a save area and a data area are allocated as storage areas.例文帳に追加

上記半導体不揮発性メモリは、１つのメモリセルに上記記憶可能な複数ビットに対応した複数アドレスが割り当てられ、かかる複数アドレスに対応した複数ページモードを有して、記憶領域として退避領域とデータ領域とが割り当てられる。 - 特許庁

When burst read is requested in access data size smaller than the number of bits in the buses from the circuit module, the memory control part 10 continuously issues the read request to the external memory 61 by the number of times smaller than the number of bursts in the requested burst read.例文帳に追加

前記メモリ制御部１０は、回路モジュールから前記バスのビット数より小さいアクセスデータサイズでバーストリードが要求されたとき、前記要求されたバーストリードのバースト数より少ない回数で前記外付けメモリ６１にリード要求を連続的に発行可能である。 - 特許庁

An MPEG 2 decoding section 115 decodes image data coded by the MPEG 2 system, outputs a baseband image to a video memory 117, outputs MPEG 2 decode information to a buffer 118, and outputs a quantization scale of each macroblock and generated bits to an MBComplexity calculation section 116.例文帳に追加

MPEG２復号部１１５は、MPEG2方式で符号化された画像データを復号し、ベースバンドの画像を、ビデオメモリ１１７に出力し、MPEG２デコード情報を、バッファ１１８に出力し、各マクロブロックの量子化スケール、および発生ビットをMBComplexity算出部１１６に出力する。 - 特許庁

A nonvolatile memory cell is programmable to one of the first to the fourth threshold voltage states, and the first, second, third and fourth threshold voltage states correspond to four different data values defined by the first and second bits.例文帳に追加

不揮発性メモリセルは第１ないし第４スレショルド電圧状態のいずれか一つの状態にプログラム可能であり、第１、第２、第３および第４スレショルド電圧状態は、第１および第２ビットによって定義される四つの相違したデータ値に対応する。 - 特許庁

Concretely when the MPEG image includes the I picture with high importance at its reproduction, high priority is placed on priority set to a TOS(Type Of Service) field of an IP header, when data in the packet is only the B picture, low priority is placed and bits are set to the TOS.例文帳に追加

具体的にはパケットに、ＭＰＥＧ再生時に重要度の高いＩピクチャを含む場合、ＩＰヘッダのＴＯＳフィールドに設定する優先度を高優先度とし、パケット内のデータがＢピクチャのみの場合を低優先度としてＴＯＳにビットを設定する。 - 特許庁

To provide an external semiconductor memory test device connected to a semiconductor memory test device which can increase the number of simultaneous test by double or more, and can test memories of the number of data bits or more, in a conventional semiconductor memory test device.例文帳に追加

従来の半導体メモリ試験装置において、同時試験個数を２倍以上にすることができ、また、試験可能なデータビット数以上のメモリの試験を可能にする半導体メモリ試験装置に接続する外付け半導体メモリ試験装置を提供する。 - 特許庁

The write start position of a CDR 40 is detected in a WBL detection circuit 48, and data read from the buffer 46 are expanded so as to write the EFM signals including the margin bits from the position, then supplied to a strategy circuit 36 and written to the CDR 40.例文帳に追加

ＣＤＲ４０の書き出し位置をＷＢＬ検出回路４８で検出し、その位置からマージンビットを含むＥＦＭ信号が書き込まれるようにバッファ４６から読み出したデータを伸長した後ストラテジー回路３６に供給し、ＣＤＲ４０に書き込む。 - 特許庁

With regard to values of Y corresponding to pixels in frames of motion picture data imparted via a memory 23, a Y processing part 31 of an arithmetic processing section 25 sequentially creates processing values of Y by discarding low-order (8-N) bits (N is a number of 6, 7 or 8).例文帳に追加

演算処理部２５のＹ処理部３１は、メモリ２３を介して与えられる動画像データの各フレーム中の各画素に対応するＹの値について、下位（８−Ｎ）ビット（なお、Ｎは６、７又は８の数）を切り捨ててＹの処理値を順次作成する。 - 特許庁

An image processing program 50 is executed in an image processor, and a receiving section 52 of the image processing program 50 receives image data (RGB: each 16 bits) belonging to an extension color space from an image display through a communication device 20 or a storage 22.例文帳に追加

画像処理装置において画像処理プログラム５０は動作し、、画像処理プログラム５０の受付部５２は、通信装置２０又は記憶装置２２を介して、画像表示装置から、拡張色空間に属する画像データ（ＲＧＢ各１６ｂｉｔ）を受け付ける。 - 特許庁

Then means for inputting outputs from the data switch 401 in accordance with the input values of the respective bits of the register 400 to the OR circuit 402 and storing the arithmetic result in the memories 404 and 405 is arranged so that the exclusive OR operation is performed at high speed.例文帳に追加

次にレジスタ４００の各ビットの入力値に対するデータスイッチ４０１からの出力を排他的論理和回路４０２に入力し、その演算結果をメモリ４０４，４０５に格納する手段をもつことにより、高速な排他的論理和演算を可能とする。 - 特許庁

The detection of a defective bit is carried out with respect to a plurality of output data bits (D[3:0]) of a memory circuit, and a comparator circuit (15) is arranged for outputting this detection result by degrading to one bit signal, and the output signal of this comparator circuit (15) is stored in a flip-flop (20).例文帳に追加

メモリ回路の複数出力データビット（Ｄ［３：０］）に対し、不良ビットの検出を行ないその検出結果を１ビット信号に縮退して出力する比較回路（１５）を設け、この比較回路（１５）の出力信号をフリップフロップ（２０）に格納する。 - 特許庁

The dummy packet contains two bits of information to identify the PC-DTV board 3, one is encrypted by a PC-DTV encryption key, and the other is encrypted by an analyzer encryption key intrinsic to the analyzer of the replaced and encrypted data stream.例文帳に追加

ダミーパケットには、ＰＣ−ＤＴＶボード３を識別する情報が２個含まれており、一方はＰＣ−ＤＴＶ用暗号鍵で暗号化されており、他方は、置換済み暗号化データストリームの解析者に固有の解析者用暗号鍵で暗号化されている。 - 特許庁

The HDD also includes a pulse circuit configured to supply pulsed power from the charging circuit to the write component within the operating voltage range during a controlled shutdown so that remaining data sector bits are written during the controlled shutdown of the write component.例文帳に追加

ＨＤＤは、書き込み構成要素の被制御シャットダウン中に、残りのデータセクタビットが書き込まれるように、被制御シャットダウン中に動作電圧範囲内で電力を充電回路から書き込み構成要素にパルスするように構成されたパルス回路も含む。 - 特許庁

ATM terminal equipment 11 and 13 reproduce data streams from the divided frames while ignoring additional bits to a (down) ATM cell and with the reception timing of that (down) ATM cell as a reference, an (up) ATM cell is generated and outputted to the radio terminal equipment 12 and 14.例文帳に追加

ＡＴＭ端末機１１及び１３は、分割フレームから付加ビットを無視したデータ列をＡＴＭセル（下り）に再生し、そのＡＴＭセル（下り）の受信タイミングを基準としてＡＴＭセル（上り）を生成して無線端末機１２及び１４に出力する。 - 特許庁

A pointer comparator 34 provided to an FIFO circuit section 22 outputs a timer control signal TE denoting a period until a data signal D1 is written in the FIFO circuit section 22 by 8 bits to a timer circuit section 23 in response to a write clock signal CL1.例文帳に追加

ＦＩＦＯ回路部２２に設けられたポインタ比較器３４はライトクロック信号ＣＬ１に応答してデータ信号Ｄ１がＦＩＦＯ回路部２２に同８ビット数書き込まれるまでの期間を示すタイマコントロール信号ＴＥをタイマ回路部２３に出力する。 - 特許庁

To prevent addition of stuff bits in a free part where the same logic bit tends to continue especially as far as possible in a communication information forming method of an on-vehicle network wherein the addition of the stuff bit is generated in the data area of communication information according to a bit stuffing rule.例文帳に追加

ビットスタッフィングルールにしたがって通信情報のデータ領域にスタッフビットの追加が生じる車載ネットワークの通信情報形成方法において、とくに同じ論理ビットが連続し易い空きの部分でのスタッフビットの追加が極力生じないようにする。 - 特許庁

A remote part 5 makes the respective bits of a first digital data signal correspond to a plurality of blocks time sequentially formed between synchronizing signals and in accordance with the presence/absence of such synchronizing signals and bit signals, a first high frequency signal is modulated and transmitted to the outside.例文帳に追加

リモート部５は、同期信号間に時系列的に形成した複数区間に対して第１のデジタルデータ信号の各ビットを対応させ、それら同期信号及びビット信号の有無によって第１の高周波信号を変調して外部へ伝送する。 - 特許庁

The output part 7 makes the respective bits of a second digital data signal correspond to a plurality of blocks time sequentially formed synchronously with the transmitted synchronizing signals and in accordance with the presence/absence of such bit signals, a second high frequency signal is modulated and transmitted to the outside.例文帳に追加

出力部７は、伝送された上記同期信号に同期させて時系列的に形成した複数区間に対して第２のデジタルデータ信号の各ビットを対応させ、そのビット信号の有無によって第２の高周波信号を変調して外部へ伝送する。 - 特許庁

Then, by composing the selected reference signals associated with each of the bits b_n-1 to b_0 of digital data B, the conversion signal So with a form that a plurality of the rectangular waves PL are arranged with a temporally uniform density within the prescribed period Ts, is generated.例文帳に追加

そして、デジタルデータＢの各ビットｂ_ｎ−１〜ｂ_０に対応付けて選択した基準信号を合成することで、所定周期Ｔｓ内において複数の矩形波ＰＬが時間的に均等な密度で配列された形状となる変換信号Ｓｏを生成する。 - 特許庁

To provide the evaluation device of portable electronic equipment for freely changing the bit width of one arbitrary bit or a plurality of bits ranging from the arbitrary bit to another bit constituting transmission data to be transmitted to the portable electronic equipment, and for improving the margin measurement precision of the bit width of data which can be received by the portable electronic equipment.例文帳に追加

携帯可能電子装置に対して送信する送信データを構成する任意の１ビットまたは任意のビットから別のビットまでの間の複数ビットのビット幅を自由に変化させ、携帯可能電子装置により受信可能なデータのビット幅のマージン測定精度を向上することが可能な携帯可能電子装置の評価装置を提供すること。 - 特許庁

A video buffer control part 113 controls a video stream buffer 112 to supply a video stream from data preceding to leading data of the start code just for the predetermined number of bits to a start code detecting part 101 according to a read control signal RPcnt based on an end notice of variable length decoding processing from a decoding processing control part 102.例文帳に追加

ビデオバッファ制御部１１３は、復号処理制御部１０２からの可変長復号処理の終了通知に基づく読出制御信号ＲＰｃｎｔにより、スタートコードの先頭データよりも所定のビット数だけ手前のデータからのビデオストリームを、スタートコード検出部１０１に対して供給するように、ビデオストリームバッファ１１２を制御する。 - 特許庁

In the arithmetic operation apparatus to conduct data transformation processing such as a non-linear transform processing, input bit transition processing is executed in a pre-charge phase wherein all the selector input values comprising the logic circuit are kept at the same value and, after the transition processing is completed, the phase is shifted to an evaluation phase and output bits based on the data transformation processing are generated.例文帳に追加

非線形変換処理などのデータ変換処理を行う演算装置において、論理回路を構成するセレクタ入力値をすべて同一値に維持したプリチャージ・フェーズにおいて入力ビット遷移処理を実行させ、遷移処理終了後にエバリュエーション・フェーズへ移行してデータ変換処理に基づく出力ビット生成を行なう。 - 特許庁

The circuit board 120 has: three amplifiers 10, 12, and 14 amplifying the potential difference between the two spots; an ADC 24 converting output voltages of these amplifiers into digital data in predetermined bits; and a current detection processing portion 30 detecting the current running through the bus bar 110 based on the digital data to be output from the ADC 24.例文帳に追加

回路基板１２０は、２箇所の電位差を増幅する３つの増幅器１０、１２、１４と、これらの増幅器の出力電圧を所定ビット数のデジタルデータに変換するＡＤＣ２４と、ＡＤＣ２４から出力されるデジタルデータに基づいてバスバー１１０を流れる電流を検出する電流検出処理部３０とを搭載している。 - 特許庁

The fault that the content of the ID bit after noise superimposition happens to correspond to the another data ID, hardly causes by defining the contents and switching sequence of the data ID so that ID switching may not exist which a pair of bits showing the change of level in the opposite direction does not occur, and the influence of noise can be effectively eliminated.例文帳に追加

そこで、逆方向レベル変化を示すビット対が生じないＩＤ切り替えが存在しないように、データＩＤの内容と切り替えシーケンスを定めておくことにより、ノイズ重畳後のＩＤビットの内容が偶然別のデータＩＤに一致する不具合が極めて生じにくくなり、ノイズの影響を効果的に排除することができる。 - 特許庁

On a transmission side 1, an ECC generation section 5 outputs transmitted data 3 together with an added ECC code and data bits corresponding to adjusted DLL circuits of respective output channels of the ECC generation section 5 are transmitted to a reception side 2 instead of a pattern for sampling timing adjustment by using an adjustment channel selecting circuit 8 and a selector 11.例文帳に追加

送信側１において、ＥＣＣ生成部５にて送信データ３にＥＣＣ符号を付加して出力し、このＥＣＣ生成部５の各出力チャネルのうち被調整ＤＬＬ回路に対応するデータビットを、調整チャネル選択回路８、セレクタ１１を用いてサンプリングタイミング調整用パターンに代えて受信側２へ送信する。 - 特許庁

Preferably, a controller performing set-up algorithm is formed on the same chip, mostly preferably, this set-up program decides a writing current (some times, a writing current is plural) used when binary data bits are written in a memory cell array, simultaneously, a writing current holding data previously written in the other memory cell of the array.例文帳に追加

好ましくは、これと同じチップ上にセットアップアルゴリズムを実行するコントローラが形成され、最も好ましくは、このセットアッププログラムは、アレイのメモリセルに２進データビットを書き込む際に使用される書き込み電流（書き込み電流は複数の場合もある）であって、同時に、アレイの他のメモリセルに以前書き込まれたデータを保持する書き込み電流を決定する。 - 特許庁

The memory module includes a plurality of memory chips and a plurality of comparison units which are arranged within a plurality of memory chips respectively, test a plurality of test data bits outputted from a plurality of memory blocks in each inside of the plurality of memory chips and output the test data outputted from any one among the plurality of memory blocks.例文帳に追加

複数個のメモリチップ、前記複数個のメモリチップの各々の内部にそれぞれ配置され、前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する複数個の比較部を備えるメモリモジュール。 - 特許庁

This imaging apparatus is provided with: an imaging device for picking up the image of an object and for generating the data of an image; an A/D conversion part for performing A/D conversion on the output of the imaging device; and a switching part for automatically switching the number of bits of digital data output from the A/D conversion part according to a change in a predetermined parameter.例文帳に追加

被写体を撮像して画像のデータを生成する撮像素子と、前記撮像素子の出力に対してＡ／Ｄ変換を行うＡ／Ｄ変換部と、所定のパラメータの変化に応じて、前記Ａ／Ｄ変換部から出力されたディジタルデータのビット数を自動的に切り替えて出力する切替部と、を備えることを特徴とする撮像装置。 - 特許庁

The present invention relates to an imaging apparatus comprising: an imaging element which images an object to produce data of an image; an A/D conversion section for performing A/D conversion upon output of the imaging element; and a switching section which switches and outputs the number of bits of digital data outputted from the A/D conversion section in accordance with the status of an operation sequence during imaging.例文帳に追加

被写体を撮像して画像のデータを生成する撮像素子と、前記撮像素子の出力に対してＡ／Ｄ変換を行うＡ／Ｄ変換部と、撮像時の動作シーケンスの状態に応じて、前記Ａ／Ｄ変換部から出力されたディジタルデータのビット数を切り替えて出力する切替部と、を備えることを特徴とする撮像装置。 - 特許庁

By recognizing the first two bits of initial data, which has been transferred from a volatile memory 77 to the volatile memory 80 for output via a volatile memory 78 for readout and a comparator circuit 79, as prescribed data immediately after the power has been turned on, failure diagnosis is performed on the volatile memory for output 80.例文帳に追加

電源立ち上げ直後に前記不揮発性メモリ７７から読み出し用揮発性メモリ７８および比較回路７９を介して出力用揮発性メモリ８０に移送された初期データの最初の２ビットが所定のデータであることを確認することにより、出力用揮発性メモリ８０の故障診断をする構成としたものである。 - 特許庁

This encoder 1 performs vertical-column concatenate folding arithmetic where an encoding ratio is '2/3' to inputted 2-bit input data D1 to convert it to 3-bit coded data D4 and maps it to be the transmission symbol of a 8 PSK(8-Phase Shift Keying) modulation system to output it is one encoding transmission symbol D5 of three-bits.例文帳に追加

この符号化装置１は、入力した２ビットの入力データＤ１に対して、符号化率が“２／３”の縦列連接畳み込み演算を行い、３ビットの符号化データＤ４に変換し、８ＰＳＫ（８−Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式の伝送シンボルにマッピングして３ビットの１つの符号化伝送シンボルＤ５として出力する。 - 特許庁

For example, when the sector capacity of the flash memory is 2048 bites and the sector capacity of the storage device is 512 bites, a data transfer control part 8 starts data transfer to the flash memory from the buffer memory in timing according to 0h, 200h, 400h and 600h when inputting the low 2 bits 00, 01, 10 and 11 of the media sector address.例文帳に追加

例えば、フラッシュメモリのセクタ容量が２０４８バイトで記憶装置のセクタ容量が５１２バイトである場合において、データ転送制御部８はメディアセクタアドレスの下位２ビット００、０１、１０，１１が入力されるとそれぞれカラムアドレス０ｈ、２００ｈ、４００ｈ、６００ｈに対応するタイミングでバッファメモリからフラッシュメモリへのデータ転送を開始する。 - 特許庁

A sync code SY0 of 32 bits indicating start of a sector consisting of a synchronization signal and user data has two Sync States (Primary Sync State and Secondary Sync State), each Sync State has State 1 or State 2 and State 3 or State 4 in which polarization of recorded data is reversed.例文帳に追加

同期信号及びユーザデータからなるセクタの開始を示す３２ビットのシンクコードＳＹ０は、２つのＳｙｎｃ Ｓｔａｔｅ（Ｐｒｉｍａｒｙ Ｓｙｎｃ ＳｔａｔｅとＳｅｃｏｎｄａｒｙ Ｓｙｎｃ Ｓｔａｔｅ）とを有し、各Ｓｙｎｃ Ｓｔａｔｅは、Ｓｔａｔｅ１ ｏｒ Ｓｔａｔｅ２と、その記録データの極性を反転させたＳｔａｔｅ３ ｏｒ Ｓｔａｔｅ４とを有している。 - 特許庁