「data path circuit」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A 2nd signal path is provided from the 2nd data processing core to the 1st pin of the integrated circuit and a selected debugging signal of the 2nd data processing core is carried to the 1st pin.例文帳に追加

第２データ処理コアから集積回路の第１ピンへ第２信号経路が設けられて、第２データ処理コアの選ばれたデバッグ信号を第１ピンへ運ぶ。 - 特許庁

A signal path is provided from the 1st data processing core to the 1st pin (39) of the integrated circuit and a selected debugging signal of the 1st data processing core is carried to the 1st pin.例文帳に追加

第１データ処理コアから集積回路の第１ピン（３９）へ第１信号経路が設けられて、第１データ処理コアの選ばれたデバッグ信号を第１ピンへ運ぶ。 - 特許庁

The IC is suitably used as a disk drive integrated circuit including DSPs, memories, data path controllers, data interfaces, custom macro cells, and DSP peripherals.例文帳に追加

本発明のＩＣは、好適には、ＤＳＰ、メモリ、データ経路制御器、データインターフェース、カスタムマクロセル、ＤＳＰペリフェラルを包含するディスクドライブ集積回路として使用される。 - 特許庁

A circuit 14 inserts the extracted auto-negotiation data into an overhead area of an optical path signal to be transmitted to the opposite multiplex transmitting device.例文帳に追加

回路114は抽出したオートネゴシエーションデータを対向多重伝送装置へ送信する光パス信号のオーバヘッド領域に挿入する。 - 特許庁

The object circuit includes at least one scan chain which forms a shift register in a scan path test and serially inputting and outputting test data.例文帳に追加

対象回路は、スキャンパステスト時にシフトレジスタを形成してテストデータをシリアルに入出力する少なくとも１つのスキャンチェーンを備える。 - 特許庁

The current data at the own end is transmitted to the protective relay device 1 at the opposite end via a transmission path 3 through the use of a transmission/reception circuit 13.例文帳に追加

送受信回路１３により、自端の電流データは伝送路３を介して対向端の保護継電装置１に送信される。 - 特許庁

When a detection circuit 21 detects the timing of a path which makes the set up sever, a selector circuit 23 switches, in response to the detection output, a route to selectively transfer a signal which latches a data signal at a timing faster than the latch timing of the delivery side of the data signal at the timing of the path in a latch circuit 22.例文帳に追加

そして、検知回路２１がセットアップの厳しくなるパスをとるタイミングを検知したら、その検知出力を受けてセレクタ回路２３は、ラッチ回路２２において当該パスのタイミングでデータ信号を渡す側のラッチタイミングよりも早いタイミングで当該データ信号をラッチした信号を選択して転送する経路に切り替える。 - 特許庁

A delay analysis method includes: a step of extracting, from a storage device, a delay value of a reconfiguration path used for controlling change in the circuit surface of a dynamic reconfigurable device; and a step of calculating the delay value of a data path in the circuit surface in consideration of the delay value of the reconfiguration path.例文帳に追加

遅延解析方法は、動的再構成デバイスの回路面の変更を制御するための再構成パスにおける遅延値を記憶装置から抽出するステップと、再構成パスの遅延値を考慮して回路面におけるデータパスの遅延値を算出するステップとを具備する。 - 特許庁

The multi-cycle path verification method is provided, which has a delay data generation step for generating delay data on the basis of the number of multi-cycles of a circuit having a multi-cycle path (116), and a first simulation step for performing timing verification by giving the generated delay data to the data of the multi-cycle path and performing simulation (110).例文帳に追加

マルチサイクルパスを有する回路のマルチサイクル数を基に遅延データを生成する遅延データ生成ステップ（１１６）と、前記生成された遅延データをマルチサイクルパスのデータに付与してシミュレーションを行うことによりタイミング検証を行う第１のシミュレーションステップ（１１０）とを有することを特徴とするマルチサイクルパス検証方法が提供される。 - 特許庁

To provide a path control method, its receiver side circuit and transmitter side circuit capable of transmitting data by using a normal path on the occurrence of a fault in part of paths among a plurality of paths of virtual concatenation.例文帳に追加

本発明は、バーチャルコンカチネーションの複数パスの一部パスに故障が発生したときに正常パスを用いてデータ伝送を行うことができるパス制御方法その受信側回路及び送信側回路を提供することを目的とする。 - 特許庁

At the time of designing an RTL circuit from an operation description, the paths of a circuit corresponding to the data dependent branch of CDFG are generated and the false path not to be entirely active composed of only a combinational circuit is detected from generated data paths.例文帳に追加

動作記述からＲＴＬ回路を設計する際に、ＣＤＦＧのデータ依存枝に対応した回路のパスを生成し、生成されたデータパスから、組合せ回路のみからなる、全体がアクティブにならないｆａｌｓｅパスを検出する。 - 特許庁

The circuit is provided with an output transistor 101, a clock transmission path 803, clock input sections 204a and 204b, a flip-flop 808, an output transistor 108, a data transmission path 811, a data input section 601, and a flip-flop 815.例文帳に追加

出力用トランジスタ１０１と、クロック伝送路８０３と、クロック入力部２０４ａ，２０４ｂと、フリップフロップ８０８と、出力用トランジスタ１０８と、データ伝送路８１１と、データ入力部６０１と、フリップフロップ８１５とを備えている。 - 特許庁

The reception-side integrated circuit detects a phase difference by comparing a data signal of the initialization pattern with a frequency division clock being a clock obtained by dividing the frequency of a reference clock for every data path corresponding to each transmission path.例文帳に追加

前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する。 - 特許庁

If it is other than a random access slot, a path is synchronously followed for user data transmitted continuously by these mobile stations (a second peak detecting circuit).例文帳に追加

これ以外の場合にはこれらの移動局が連続的に送信するユーザデータに対してパスを同期追従する（第２のピーク検出回路）。 - 特許庁

The image data are transferred to the network communication interface 211 from the image storing circuit 208 via a path 212, not via the system bus 205.例文帳に追加

上記システムバス２０５を介さず、画像記憶回路２０８からネットワーク通信インターフェース２１１に経路２１２を介して画像データが転送される。 - 特許庁

A plurality of circuit blocks without data path dependence with one another include: scan flip-flops for forming a scan chain in a scan test; and combination circuits.例文帳に追加

互いにデータパス依存性のない複数の回路ブロックは、スキャンテスト時にスキャンチェーンを形成するスキャンフリップフロップと組み合わせ回路とを含む。 - 特許庁

To provide a semiconductor integrated circuit with a hard macro for relaxing the constraint of a lag time for a data path and shortening a processing time.例文帳に追加

データパス等における遅延時間の制約を緩和し、処理時間の短縮が可能なハードマクロを有する半導体集積回路を提供する。 - 特許庁

Since no transfer of image data is needed, the possibility of a fault/damage of a control circuit and a transmission path related to the transfer can be precluded.例文帳に追加

事故発生の際の画像データの転送を必要としないので、転送に係る制御回路や伝送経路の故障・破損のおそれもない。 - 特許庁

The representative value calculation unit calculates a representative value of slack representing a timing margin in a circuit path by inputting circuit data for the semiconductor integrated circuit and performing timing analysis based on the characterized delay library.例文帳に追加

代表値算出部は、半導体集積回路の回路データを入力し、キャラクタライズされた遅延ライブラリに基づいてタイミング解析して回路パスにおけるタイミング余裕を示すスラックの代表値を算出する。 - 特許庁

To provide a carrier wave reproduction circuit which is used as a digital signal processing circuit which generates stable carrier frequency synchronization and demodulated information data under propagation path fading.例文帳に追加

伝搬路フェージング下において、安定な搬送周波数同期および復調された情報データを生成するデジタル信号処理回路とするような搬送波再生回路を提供する。 - 特許庁

An address selection circuit selects a static type memory cell in the memory array and a signal transmission path between the memory array and the data I/O circuit.例文帳に追加

アドレス選択回路は、上記メモリアレイにおける上記スタティック型メモリセルの選択及び上記メモリアレイと上記データ入出力回路との間の信号伝達経路の選択を行う。 - 特許庁

To reduce an effect of a path to a buzzer output, to miniaturize a circuit, to improve the stability of the buzzer output and to make circuit constitution independent of the number of bits of the control data.例文帳に追加

ブザー出力へのパスの影響を軽減し、かつ回路を小型化するとともに、ブザー出力の安定性の向上、制御データのビット数によらない回路構成とする。 - 特許庁

To perform a delay test while considering influences of crosstalk by using a scan path of a semiconductor integrated circuit in a circuit where data is exchanged between circuits belonging to different clock domains.例文帳に追加

異なるクロックドメインに属する回路間でデータの授受がある回路において、半導体集積回路のスキャンパスを用いてクロストークの影響を考慮した遅延試験を行うことができる。 - 特許庁

To provide power line communication equipment detecting a fault in a signal path for transmitting and receiving a data signal between a data transmission/reception circuit and a communication line.例文帳に追加

データ送受信用回路と通信線との間でデータ信号を送受信するための信号経路に発生した障害を検出することができる電力線通信装置を提供する。 - 特許庁

To reduce a storage capacity relating to dummy data to be stored in data registers, which is necessary when sharing a configuration information path and a scan chain, in a reconfiguration arithmetic circuit.例文帳に追加

再構成演算回路にて構成情報バスとスキャンチェーンを共用する場合に必要であったデータｒｅｇに記憶させるためのダミーデータに係る記憶容量を削減する。 - 特許庁

Thereby, influence such as offset or the like caused by dispersion of manufacturing in each circuit constituting a data reading path is prevented, data read operations are made highly accurately, and high speed data read operations are performed.例文帳に追加

これにより、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化するとともに高速なデータ読出動作を実行できる。 - 特許庁

A QoS control unit 15 is a circuit for controlling voice data missing, due to traffic congestion in a communication path (intranet/Internet) to a minimum.例文帳に追加

ＱｏＳ制御部１５は、通信路（イントラネット／インターネット）での通信混雑による音声データの欠損を最小限に制御するための回路である。 - 特許庁

A decision circuit 30 sequentially receives a data signal serially transferred on a transmission path to determin whether the input signal is "0" or "1".例文帳に追加

判定回路３０は、伝送路をシリアル転送されるデータ信号を順次入力し、入力された信号が「０」であるか「１」であるかを判定する。 - 特許庁

The multi-path detection circuit is provided through a matched filter 11 receiving a data input, with a delay profile short period averaging section 12, and with a delay profile long period averaging section 13.例文帳に追加

受信データ入力を受けるマッチトフィルタ１１を介して遅延プロファイル短周期平均部１２および遅延プロファイル長周期平均部１３を備える。 - 特許庁

Then an attachment circuit 14 attaches a path-switching timing to a frame head of a pilot channel as fixed pattern data in matching with a frame period of the pilot channel.例文帳に追加

そして、パスの切替タイミングをパイロットチャンネルのフレーム周期に合わせ、パイロットチャンネルには付加回路１４にてフレーム先頭に固定パターンデータを挿入しておく。 - 特許庁

A data output circuit is provided in a boundary scan cell for internal-connecting the fellow chips, out of the boundary scan cells in the midway positioned in an output terminal side of the boundary scan path in its one side, and a data input circuit is provided in the boundary scan cell internal-connected to the boundary scan cell provided with the data output circuit.例文帳に追加

また、一方のバウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、チップどうしを内部接続するバウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けた。 - 特許庁

A loopback path 40 for receiving serial data SData generated by a serializer 21 being a component of a transmission circuit section 20 and giving the serial data SData to a reception circuit section 30 is provided with a phase adjustment circuit 400 that individually adjusts a phase of a leading and a phase of a trailing of the serial data SData received from the serializer 21.例文帳に追加

送信回路部２０を構成するシリアライザ２１で生成されたシリアルデータＳＤａｔａを受け取って受信回路部３０に渡すループバック経路４０に、シリアライザ２１から受け取ったシリアルデータＳＤａｔａの立ち上がりの位相および立ち下がりの位相を個別に調整する位相調整回路４００を備えた。 - 特許庁

Transfer of data is repeated in a path of a RAM 6 → a Huffman decoding circuit 131 → an inverse quantization circuit 132 → a quantization circuit 122 → a Huffman coding circuit 123 until a code quantity of compressed picture data generated by the Huffman coding circuit 123 reaches a maximum value specified with the picture quality or below and a quantization threshold value and a Huffman code area decided.例文帳に追加

ハフマン符号化回路１２３の生成した圧縮画像データの符号量が画質に応じて規定された最大値以下になり、量子化しきい値およびハフマン符号が決定されるまで、ＲＡＭ６→ハフマン復号化回路１３１→逆量子化回路１３２→量子化回路１２２→ハフマン符号化回路１２３の経路でデータ転送が繰り返される。 - 特許庁

The receiving device 52 is provided with a frequency filter 12 which acquires the analog voice data and the digital voice data from the transmission path, an analog circuit 14 which processes the analog voice data acquired by the frequency filter 12, a digital voice data processor 20 which processes the digital voice data, and a speaker 32.例文帳に追加

受信装置５２は、伝送路からアナログ音声データおよびデジタル音声データをそれぞれ取得する周波数フィルタ１２と、周波数フィルタ１２にて取得したアナログ音声データを処理するアナログ回路１４と、デジタル音声データを処理するデジタル音声データ処理部２０と、スピーカ３２とを備える。 - 特許庁

When a delay time set circuit 44 and the first delay path 16 are supplied with the pulse train, a gate 52 is controlled to start pulse train supply to the second delay path 18 following to the loading of the delay data to the second delay path 18 and then pulse train supply to the first delay path 16 is stopped.例文帳に追加

遅延時間設定回路４４、第１遅延パス１６にパルス列が供給されているときに、第２遅延パス１８に遅延データをロードするのに続いてゲート５２を制御して第２遅延パス１８にパルス列の供給を開始した後、第１遅延パス１６へのパルス列の供給を停止させる制御を行う。 - 特許庁

A test data pattern is transmitted from the electronic circuit cards 130, 140 to the electronic circuit card 150 at the next stage while changing delay time of the variable delay elements 134, 144 in step to judge propriety of the test data pattern returned from the electronic circuit card 150 at the next stage via a loop return path.例文帳に追加

可変遅延素子１３４、１４４の遅延時間を段階的に変えながら、試験データパターンを電子回路カード１３０、１４０から次段の電子回路カード１５０に送信し、次段の電子回路カード１５０からループリターンパスを経由して返信された試験データパターンの正否を判定する。 - 特許庁

To provide a sense amplifier enable signal generating circuit in which difference between a delay characteristic of a path for data-sensing and a delay characteristic of a path for generating a sense amplifier enable signal can be minimized even if change of a process is performed.例文帳に追加

工程変化があってもデータセンシングのためのパスの遅延特性とセンスアンプイネーブル信号発生のためのパスの遅延特性との差を最小化できるセンスアンプイネーブル信号発生回路を提供する。 - 特許庁

The IFFT operation circuit 21 performs IFFT operation on the transmission line characteristics supplied from the data extraction circuit 20 to generate a delay profile representing a signal strength of each path.例文帳に追加

ＩＦＦＴ演算回路２１は、データ抽出回路２０から供給された伝送路特性に対してＩＦＦＴ演算を行うことにより、各パスの信号強度が表された遅延プロファイルを生成する。 - 特許庁

To provide an integrated circuit device that can easily and flexibly reconfigure a data path including a finite state machine, such as a linear order machine, achieved by using a shift register in an exclusive circuit.例文帳に追加

専用回路においては、シフトレジスタを用いて実現されている線形順序マシンなどの有限状態マシンを含むデータパスを、簡単に、そして、フレキシブルに再構成できる集積回路装置を提供する。 - 特許庁

To discriminate data at a lower data error rate than that of a conventional circuit even under an environment where a phase change is caused in a received signal due to fading in a data discrimination method and its circuit where data are discriminated on the basis of a phase component extracted from the received signal in radio communication in which fading takes place on a propagation path.例文帳に追加

伝搬路上でフェージングを生じる無線通信において受信信号より抽出した位相成分を基にデータ判定を行うデータ判定方法とその回路に関し、フェージングにより受信信号の位相変化が起きる環境下でも従来よりデータ誤り率の低いデータ判定を行うことを目的とする。 - 特許庁

Additional circuit is placed in data path where existing buffers and drivers are already located, minimizing any additional speed loss or area penalty required to implement the forced data failure.例文帳に追加

付加回路は、強制されたデータエラーを実行するために要求されるいかなる付加的なスピードロスまたはエリアペナルティも最小化する、既存のバッファおよびドライバがすでにあるデータパスに配置されることができる。 - 特許庁

Delay values of the respective data paths are adjusted to the phase difference by adjusting a first variable delay circuit based on the comparison result for every data path, and its counter value is kept.例文帳に追加

前記データパス毎に、前記比較結果に基づいて第１の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する。 - 特許庁

The shared two-dimensional page buffer with the integrated self column decoding circuit minimizes circuit and chip area overhead for each bank, the serial data path core reduces chip area typically used for routing wide data buses.例文帳に追加

一体化された自己列復号回路を有する共用の二次元ページバッファはバンクごとに回路およびチップ領域のオーバヘッドを最小限に抑え、直列データ経路コアは広いデータバスをルーティングするために典型的に使用されるチップ領域を低減する。 - 特許庁

In an R-2R resistor circuit network 12, a path where each branched current is made to flow to an integrator capacitor 14 of the next stage and a path where each branched current is made to flow to a low-impedance analog midpoint (ground potential) Vss, and a path can be selected for each branched current by digital control bit data Bn-B_0.例文帳に追加

Ｒ−２Ｒ抵抗回路網１２では、各分岐電流がそれぞれ次段の積分器容量１４に流れる経路と低インピーダンスアナログ中点（グラウンド電位）Ｖｓｓに流れる経路があり、各分岐電流ごとにディジタルコントロールビットデータＢｎ〜Ｂ_0 によって経路選択が可能となっている。 - 特許庁

Timing signals are generated by a first path which is used to read data from the dummy cell 22a using the dummy bit lines DBL and XDBL and a second path having a different delay characteristic with respect to the first path and either one of the timing signals are used for the timing control of the control circuit 18.例文帳に追加

ダミービット線ＤＢＬ，ＸＤＢＬを使用してダミーセル２２ａからデータを読み出すための第１のパスと、該第１のパスとは異なるディレイ特性を持つ第２のパスとでタイミング信号を生成し、該各タイミング信号のいずれか一方を制御回路１８のタイミング制御に使用する。 - 特許庁