「delay optimization」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide an optimization method of a semiconductor integrated circuit which can perform optimization of a prescribed parameter of a semiconductor integrated circuit (for example, delay optimization) in a short time.例文帳に追加

半導体集積回路の所定パラメータの最適化（例えば、遅延最適化）を短時間で行うことができる半導体集積回路の最適化方法を提供する。 - 特許庁

A current source is provided at the tail of the comparator, enabling time delay optimization.例文帳に追加

電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。 - 特許庁

The canceller adopts a variable delay element for a delay element in a filter, so as to attain compatibility between optimization of an elimination/suppression range of the delay wave component and the improvement of the economical efficiency.例文帳に追加

フィルタ内の遅延素子を可変遅延素子とすることにより遅延波成分の除去・抑圧範囲の最適化と経済性向上とを両立させる。 - 特許庁

SYSTEM, METHOD, AND PROGRAM FOR VERIFYING EQUIVALENCE OF DELAY OPTIMIZATION CIRCUIT BY MEANS OF LATCH CONVERSION例文帳に追加

ラッチ変換による遅延最適化回路の等価性検証システムと方法、及びプログラム - 特許庁

A flip-flop model 10 is used to realize delay optimization of an integrated circuit.例文帳に追加

集積回路の遅延最適化を実現するためにフリップフロップモデル１０を提供する。 - 特許庁

By this method, a modified version 114 of 1.2V-hour cell delay library is made; and as to a design 103 of a semiconductor integrated circuit before delay optimization, delay optimization is performed under the condition of electric power supply voltage 1.2V using 1.2V-hour delay specification 104 and the amendment version 114 of 1.2V-hour cell delay library.例文帳に追加

１.２Ｖ時セル遅延ライブラリ修正版１１４を作成し、半導体集積回路の遅延最適化前デザイン１０３について、１.２Ｖ時遅延仕様１０４と１.２Ｖ時セル遅延ライブラリ修正版１１４を使用して電源電圧１.２Ｖの条件で遅延最適化を行う。 - 特許庁

This delay optimization process is carried out through such a manner where data of each block as to timing limitations 101, delay optimization state 103, and re-allotment 107 of timing limitations to a connected block are stored in a data base.例文帳に追加

この遅延最適化は、各ブロックの、タイミング制約１０１、遅延最適化状況１０３、接続先ブロックへのタイミング制約の付け替え１０７の各データをデータベースへ記憶させる。 - 特許庁

Lastly, a logic optimization execution part 9 optimizes the respective hierarchical circuits so that the delay time satisfies the target delay value.例文帳に追加

最後に、論理最適化実行部９で、遅延時間が目標遅延値を満足するように各階層回路を最適化する。 - 特許庁

To provide an integrated circuit and a memory, wherein the optimization of a clock is attained by using programmable delay.例文帳に追加

プログラマブル遅延を使用しクロックの最適化を図った集積回路およびメモリを提供する。 - 特許庁

To solve the problem of a prior art optimization method where a wiring interval is not taken into account at the time of minimizing a wiring delay that sufficient optimization is not ensured.例文帳に追加

配線遅延を最小化するとき、従来の最適化方法では配線間隔を考慮した最適化が行われておらず、最適性が十分ではない。 - 特許庁

If plural partial circuits or partial routes are selected, priority levels for delay optimization are given to these partial circuits or partial routes, and delay optimization is performed in accordance with these priority levels.例文帳に追加

また、複数の部分回路もしくは部分経路を選択した場合、その部分回路または部分経路に対して遅延最適化を行なうための優先度を付し、この優先度に従い遅延最適化を行なう。 - 特許庁

Decay optimization 102, delay optimization state analysis 104, retrieval 107 of a block connected to a path which does not meet timing limitations, and delay optimization re-execution 108 of a block where timing limitations are reallotted are conducted resting on the above data.例文帳に追加

このデータに基づき、遅延最適化１０２、遅延最適化状況の分析１０４、タイミング制約を満たさないパスの接続先ブロックの検索１０７、タイミング制約の付け替えがあるブロックの遅延最適化の再実行１０８、の各処理に基づき構成される。 - 特許庁

DATABASE, GENERATION METHOD FOR DATABASE, AND DELAY CALCULATION METHOD AND OPTIMIZATION METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

データベース、データベースの生成方法、半導体集積回路の遅延演算方法および最適化方法 - 特許庁

A large-seals LSI composed of blocks which are of chip level and connected together is divided into hierarchies independent of timing limitations, the state of delay optimization is analyzed among the blocks which are connected together, and delay optimization processing is carried out.例文帳に追加

チップレベルの複数のブロックが接続され構成された大規模ＬＳＩを、タイミング制約に左右されず階層分割し、接続関係のあるブロック同士で遅延最適化の状況を分析し、遅延最適化処理を行う。 - 特許庁

To prevent delay optimization relating to a false path by a logic synthesis tool and to prevent the generation of errors by the fact that the restriction of delay is not satisfied in the case that the delay by the false path exceeds a clock cycle.例文帳に追加

論理合成ツールにより、ｆａｌｓｅパスに関して遅延最適化を行わせず、ｆａｌｓｅパスによる遅延がクロック周期を超えている場合に、遅延の制約が満たされないことによってエラーを発生させない。 - 特許庁

Then, top level layout design processing (initial placement, clock synthesis, timing optimization synthesis considering clock delay propagation, routing) is performed (S4).例文帳に追加

次に、トップレベルでのレイアウト設計処理（初期配置、クロック合成、クロック遅延伝播を考慮したタイミング最適化合成、配線）を行う（Ｓ４）。 - 特許庁

To suppress the delay time due to the generation of a shared private key which is used for the exchange of BU/BA at the time of path optimization in a mobile IP, etc.例文帳に追加

モバイルＩＰ等における経路最適化時のＢＵ／ＢＡの交換に用いる共有秘密鍵の生成による遅延時間を抑制する。 - 特許庁

Logic optimization is operated in area priority/delay priority based on the logical connection information of the partial circuit by a partial circuit logic optimizing procedure 105.例文帳に追加

部分回路論理最適化手順１０５で、部分回路の論理接続情報に基づいて面積優先／遅延優先で論理最適化が行われる。 - 特許庁

To optimize delay in a partial circuit or a partial route by manual designation and to perform delay optimization so that a certain special route can preferentially conform to restrictions by multiplexing routes, where circuits are shared and which cross, and setting delay restrictions.例文帳に追加

人手指定により部分回路や部分的な経路の遅延最適化を行なうと共に、回路が共有化されて交差している経路について多重化し、遅延制約の設定によって、ある特別な経路が優先的に制約が収まるように遅延最適化する。 - 特許庁

Specifically, when a delay value of the composite cell held in the self library is larger than a delay value of a logic circuit equivalent to a function of the composite cell, comprising a combination of simple cells, a dimension of a transistor of the composite cell is changed to perform optimization to make the delay value of the composite cell not more than the delay value of the logic circuit.例文帳に追加

具体的には、セルライブラリに保持されている複合セルの遅延値が、その複合セルの機能と等価でかつ単純セルの組み合わせからなる論理回路の遅延値よりも大きい場合に、複合セルのトランジスタの寸法を変更することにより、複合セルの遅延値を論理回路の遅延値以下にする最適化をおこなう。 - 特許庁

To enable delay optimization conducted at a block level to get equivalent to that conducted at a chip level even if timing limitations are not properly allotted.例文帳に追加

タイミング制約の割り振りが適切でなくともブロックレベルの遅延最適化がチップレベルと同等の結果となる半導体集積回路の遅延最適化設計方法を得る。 - 特許庁

Replacement of the logic constitution or optimization of an operation frequency is performed based on the route delay test result to a target frequency corresponding to connection between the processor elements.例文帳に追加

前記、プロセサエレメント間の接続に対応したターゲット周波数に対する経路遅延テストの結果をもとに、論理構成の入れ替え、あるいは、動作周波数の最適化を行う。 - 特許庁

To provide a communication controller and an optimization method for packet communication processing, capable of avoiding a packet transfer delay and insufficient processing capability and achieving high packet processing capacity.例文帳に追加

パケット転送遅延や処理能力不足を回避できパケット処理能力の向上を達成する通信制御装置およびパケット通信処理最適化方法を提供する。 - 特許庁

To provide a supply chain optimization system and a supply chain optimization method, for optimizing physical distribution cost and an inventory stock money amount of stock of materials and a product allowing prevention of shipment delay by lack of the product stock and production delay by stockout and the materials even if a sales plan change by rapid sales number increase occurs, and a physical distribution route of material and product supply.例文帳に追加

急な販売数増加の販売計画変動が生じても資材、欠品による生産遅延及び製品在庫の不足による出荷遅延を防止できる資材、製品の在庫の棚卸在庫金額及び物流費用と、資材、製品供給の物流ルートの最適化を図るサプライチェーン最適化システム及びサプライチェーン最適化方法を提供する。 - 特許庁

Constraints on cell size optimization are that cells on the critical paths should not be sized down and that when a cell which is not on any critical paths is sized down, the delay in the path including the cell should not exceed the upper limit path delay.例文帳に追加

クリティカルパス上に含まれるセルのセルサイズを小さくしないこと、およびクリティカルパス上に含まれないセルのセルサイズを小さくする場合には当該セルを含むパスの遅延が上限パスディレイを超えないことをセルサイズ最適化の制約条件とする。 - 特許庁

To inexpensively achieve optimization of high sound-quality drive of bi-amplifier reproduction in two-channel stereo reproduction, by adding a simple change-over circuit and delay circuits to a multi-channel AV amplifier.例文帳に追加

多チャンネルＡＶアンプに簡単な切換回路と遅延回路を追加することにより、２チャンネルステレオ再生時にはバイアンプ再生の高音質駆動の最適化を低価格で実現する。 - 特許庁

To largely shorten a delay optimization processing time regarding a delay optimizing method of a semiconductor integrated circuit optimizing delay of passes among flip-flops so that passes among flip-flops in the semiconductor integrated circuit designed with a scan pass method do not violate hold in both of a normal motion mode and a test operation mode.例文帳に追加

スキャンパス方式で設計した半導体集積回路内のフリップフロップ間のパスが通常動作モードおよびテスト動作モードの両モードにおいてホールド違反とならないようにフリップフロップ間のパスの遅延を最適化する半導体集積回路の遅延最適化方法に関し、遅延最適化処理時間の大幅な短縮化を図ることができるようにする。 - 特許庁

To provide a parallel processing apparatus eliminating delay of a waiting time or a communication processing time caused by variation in an individual generation processing time between processors in parallel processing of genetic algorithm, and allowing each the processor to efficiently execute a parallel process to solve an optimization problem at higher speed with higher quality.例文帳に追加

遺伝的アルゴリズムの並列処理において、プロセッサ間での個体生成処理時間のばらつきによって生じる待ち時間や通信処理時間が処理を遅らせている。 - 特許庁

To attain optimization processing of driven data that suppresses effective extinction and a delay in light emission against a characteristic degradation in a laser diode so as to keep an optical output contact without the need for a special experience rule.例文帳に追加

レーザダイオードの特性劣化に対して消光不良及び発光遅延を抑えて光出力を一定に維持するための駆動データの最適化処理を特別な経験則を要すること無く可能にする。 - 特許庁

The automated audio tuning system is able to provide automated processings, to determine at least one of a plurality of settings (e.g., channel equalization settings, delay settings, gain settings, crossover settings, bass optimization settings and group equalization settings).例文帳に追加

自動オーディオ調整システムは、複数の設定（例えば、チャネル等化設定、遅延設定、ゲイン設定、クロスオーバー設定、バス最適化設定およびグループ最適化設定）のうちの少なくとも１つを決定するような自動処理を提供し得る。 - 特許庁

Then, an optimum solution selecting means 8 selects the solution for achieving requested signal delay optimization among the combination of the wiring route, buffer insertion and gate multiplexing over all the circuit with the irreducibly minimum circuit addition.例文帳に追加

そして、回路全体に対する配線経路、バッファ挿入、及びゲート多重化の組合せの中から、最適解選択手段８が、必要最小限の付加回路で、要求される信号遅延最適化を達成する組合せを選択する。 - 特許庁

A resolution optimization unit judges an optimum sound velocity in accordance with a tissue component for every position in a scanning cross-section and computes reception delay time or the like for every reception beam from each position of the scanning cross-section by using the optimum sound velocity.例文帳に追加

分解能最適化ユニットは、走査断面内の各位置毎の組織成分に応じた最適音速を判定し、この最適音速を用いて、走査断面内の各位置からの受信ビーム毎の受信遅延時間等を計算する。 - 特許庁

To minimize the frequency of executing circuit optimization and re-layout in stabilizing the timing of a path by adjusting a delay in the object path when a deviation from the timing is detected in a verification process conducted after layout for a circuit cell and wiring in a semiconductor device.例文帳に追加

半導体装置の回路セルや配線のレイアウト後の検証工程でタイミング違反が検出された場合に目的のパスのディレイを調整してパスのタイミングを収束させる際、回路最適化と再レイアウトの実行回数を可及的に少なくする。 - 特許庁

A fixed wait to a delay profile where the maximum peak is detected by a path search section 11 is selected by an initial value wait selection section 12, and is used as the initial value wait of the optimization algorithm of an adaptive array antenna reception control section 13 to calculate the optimum wait of the adaptive array antenna, thus reducing time until the optimum wait is calculated by an optimization algorithm.例文帳に追加

パスサーチ部１１によって最大ピークが検出された遅延プロファイルに対応する固定ウエイトを初期値ウエイト選択部１２によって選択し、これをアダプティブアレイアンテナ受信制御部１３の最適化アルゴリズムの初期値ウエイトとして使ってアダプティブアレイアンテナの最適ウエイトを算出するようにしたことにより、最適化アルゴリズムにより最適ウエイトを算出するまでの時間を短縮できる。 - 特許庁

To provide a scheduling device for dividing, into one or more lots by each order, products appropriated to a plurality of orders whose dates of delivery are respectively set, and for preparing a schedule for producing products by using a common production line for optimization, and to prevent the delivery date delay of small orders.例文帳に追加

それぞれに納期が設定された複数のオーダに充当する製品を、それぞれのオーダ毎に１または複数のロットに分け、共通の生産ラインを用いて生産するスケジュールを作成し、最適化するスケジューリング装置に関し、小オーダの納期遅れを解消する。 - 特許庁

When a hold violating value in the test operation mode is greater than that in the normal operation mode, delay optimization is performed by calculating hold margin constraints, in which a difference between the hold violating value in the test operation mode and the hold violating value in the normal operation mode becomes a margin value, as an additional constraint.例文帳に追加

テスト動作モードでのホールド違反値が通常動作モードでのホールド違反値よりも大きい場合、テスト動作モードでのホールド違反値と通常動作モードでのホールド違反値との差分をマージン値とするホールドマージン制約を追加制約として算出して遅延最適化を行う。 - 特許庁

To provide a supply chain optimization system allowing rapid supply of a product by preventing shipment delay by shortage of product stock correspondingly to a sales plan in each stage of a life cycle of the product in a supply chain, and allowing minimization of disposal loss of dedicated material or the product at a time point when a product service life is ended.例文帳に追加

サプライチェーンにおける製品のライフサイクルの、各段階での販売計画に対応して、製品在庫の不足による出荷遅延を防止し迅速に製品の供給をすることができ、且つ製品寿命が終了する時点での製品及び専用資材の廃棄ロスの最小化を図ることができるサプライチェーン最適化システムを提供することを目的とする。 - 特許庁