「input integer」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

A horizontal clock to control timing of pixel driving in the horizontal direction in a display panel is generated in such a way that a driving period of pixel data, which is obtained by multiplying a cycle time mck of a clock synchronized with the input video data with an integer, is produced based on a ratio of the number of horizontal pixels before and after conversion.例文帳に追加

変換前と後の水平画素数の比に基づいて、入力ビデオデータに同期するクロックの１周期時間ｍｃｋの整数倍による画素データの駆動期間が生じるようにして、ディスプレイパネルにおける水平方向の画素駆動タイミングをコントロールするための水平クロックを生成する。 - 特許庁

A quasi multi-gradation forming section 2 is provided to output, as the output data D2, the higher n bits of data D1, obtained by adding a noise pattern to the higher n bit data of input m-bit signals D0 with respect to an integer m which is equal to or larger than 9, and n which is larger than 8 and less than m.例文帳に追加

９以上の整数ｍおよび８以上ｍ未満の整数ｎに対し、ｍビットの入力信号Ｄ０の上位ｎビットデータにノイズパターンを付加して得られるデータＤ１の上位ｎビットを出力データＤ２として出力する、擬似多階調化部２を設ける。 - 特許庁

The code sequence which is coded from an input terminal 110 is de-multiplexed in a de-multiplexing circuit 101, and normalized coefficient information in the code sequence is forwarded to a normalized coefficient concession gain adjustment circuit 102, and a level of the signal is adjusted by adding or subtracting an integer value.例文帳に追加

入力端子１１０からの符号化された符号列が非多重化回路１０１で非多重化され、符号列中の正規化係数情報が正規化係数譲歩得増減回路１０２に送られて、整数値の加算又は減算が行われて信号のレベル調整が行われる。 - 特許庁

An n-channel (n: an integer of 2 or more) input data string is multiplexed in time division by a time division multiplexing means 21, its multiplexed output is divided into blocks by a transmission interface conversion means 22, and each block is packed to a packet by a packet transmitter 23 and transmitted.例文帳に追加

ｎチャネル（ｎは２以上の整数）入力データ列を時分割多重手段２１により時分割多重し、その多重化出力を送信インタフェース変換手段２２によりブロックに分割し、各ブロックをパケット送信装置２３によりパケットに詰め込んで送信する。 - 特許庁

The length of the open stub 24 is not generally the integer multiple of λ/4 in respect to a wavelength λ of the input signal SI and is controlled so that a difference between the amplitudes of double waves contained in drain voltage signals SD1 and SD2 of the FETs 15A and 15B can be almost zero in simulation.例文帳に追加

オープンスタブ２４の長さは一般には、入力信号ＳＩの波長λに対し、λ／４の整数倍でない長さであり、シミュレーションにおいてＦＥＴ１５Ａ及び１５Ｂのドレイン電圧信号ＳＤ１及びＳＤ２に含まれる２倍波の振幅の差がほぼゼロになるように調整される。 - 特許庁

M pieces (M is an integer of 2 or more) of microphones 11a-11f are arranged in a different position in a portable terminal 1, and a voice signal from a plurality of these microphones 11a-11f is inputted to an acoustic processing part 36 via a microphone input part 61 and a microphone switching part 62.例文帳に追加

携帯端末１には、異なる位置にＭ個（Ｍは２以上の整数）のマイクロホン１１ａ〜１１ｆが配設されており、この複数のマイクロホン１１ａ〜１１ｆからの音声信号は、マイクロホン入力部６１、マイクロホン切替部６２を介して、音響処理部３６に入力される。 - 特許庁

Each of the X capacitive DACs includes: M switches, wherein M is an integer greater than one; and M capacitors respectively communicating with a signal input, a signal output, and the M switches, including first and second ends, and the capacitance of which is almost equal to each other.例文帳に追加

Ｘ個の容量性ＤＡＣのそれぞれが、Ｍが１よりも大きい整数であるＭ個のスイッチと、信号入力部と、信号出力部と、Ｍ個のスイッチとそれぞれ通信し、第１および第２の端部およびほぼ等しい容量値を有するＭ個の容量とを備えている。 - 特許庁

When a driving capacity switching signal DRV<i> is an "H" in a delay adjustment unit DCUi (i is an integer from 0 to 3) disposed at a clock delay adjustment circuit 43A, a transfer gate Tib becomes a closed state and an input signal is delayed by as much as the amount of delay of a delay unit Dui.例文帳に追加

クロック遅延調整回路４３Ａに配される遅延調整ユニットＤＣＵｉ（ｉは０〜３の整数）において、駆動能力切替え信号ＤＲＶ＜ｉ＞が「Ｈ」のときには、トランスファゲートＴｉｂが閉状態となり、入力信号は遅延ユニットＤＵｉの遅延量だけ遅延される。 - 特許庁

In an image processor that applies synchronization processing to each pixel data signal and an image input signal PIN including N (N is an integer) sets of synchronizing signals for each pixel, a synchronizing signal detection circuit 31 supplies a synchronizing signal arrival signal SYN denoting an arrival timing of a synchronizing signal to a synchronous error discrimination circuit 35.例文帳に追加

個々の画素データ信号と、Ｎ個［Ｎは整数］の画素毎の同期信号とを含む画像入力信号ＰＩＮを同期処理するための画像処理装置において、同期信号検出回路３１は、同期信号の到来タイミングを表す同期信号到来信号ＳＹＮを供給する。 - 特許庁

In the multi-channel light pulse-measuring apparatus, a light signal S0 to be measured inputted to an input optical waveguide 31 is separated to n (n is a 2 or larger integer) slave light signals S1, S2, and the like by a light distribution means 32 for inputting to a sampling streak tube 33.例文帳に追加

本発明の多チャンネル光パルス測定装置では、入力光導波路３１に入力された被測定光信号Ｓ０は光分配手段３２によりｎ（ｎは２以上の整数）本の子光信号Ｓ１，Ｓ２，・・・、Ｓｎに分離されてサンプリングストリーク管３３に入力される。 - 特許庁

A commodity assigning part 21 calculates an approximate quantity corresponding to a plurality of stores according to a reference distribution ratio based on a scheduled delivery quantity input, and decides assigning quantities corresponding to a plurality of stores by making the approximate quantities integer.例文帳に追加

商品割当部２１は、入力された出庫予定数量に基づいて、複数店舗にそれぞれ対応する概算数量を基準構成比に従って算出し、この概算数量をそれぞれ整数化して複数店舗にそれぞれ対応する割当数量を決定する。 - 特許庁

This scrambler circuit is provided with an n-bit matrix operation circuit 10 receiving an n-bit (n is an integer of ≥2) input signal A, and an n-bit register circuit 20 receiving the n-bit signal outputted form the n-bit matrix operation circuit 10 and outputting an n-bit output signal B.例文帳に追加

ｎビット（ｎは２以上の整数）の入力信号Ａが入力されるｎビットマトリクス演算回路１０と、ｎビットマトリクス演算回路１０から出力されるｎビットの信号が入力されてｎビットの出力信号Ｂを出力するｎビットレジスタ回路２０とを備える。 - 特許庁

Concerning the delay time control circuit for controlling the signal delay so as to match the phases of the input signal and an output signal, this delay time control circuit is provided with a DLL array 7 for delaying the phase of the output signal until a phase difference between the input signal and the output signal becomes N cycles (N is an integer except for '0').例文帳に追加

入力信号と出力信号の位相が一致するように入力信号の遅延時間を調整する遅延時間調整回路であって、入力信号と出力信号の位相差がＮ周期（Ｎは０以外の整数）となるまで出力信号の位相を遅らせるＤＬＬアレイ７を備えたことを特徴とする遅延時間調整回路を提供する。 - 特許庁

A first adding unit 505 yields three results of addition of adding two of four input data, while the AC transformation coefficient calculating unit 502 add/subtracts each of the three addition data and the DC transformation coefficient obtained at the DC transformation coefficient calculating unit 501 to yield three integer AC transformation coefficients.例文帳に追加

第１加算部５０５は、４つの入力データ中の２つの加算結果を３つ生成し、ＡＣ変換係数生成部５０２は、それら３つの加算データそれぞれと、ＤＣ変換係数生成部５０１で得られたＤＣ変換係数とを加減算して、３つの整数のＡＣ変換係数を生成する。 - 特許庁

A signal from a NAND output terminal 7 of an AND circuit 3 in a first stage is divided into two and provides k (k is an integer ≥1) periods of the clock signal of the delay difference between the divided outputs by delay elements 26, 27 for connecting to input terminals 21, 22 of an AND circuit 25 in a second stage.例文帳に追加

１段目の論理積回路３の否定論理積出力端子７の信号を２分岐して該２分岐された出力間に遅延素子２６，２７によりクロック信号のｋ周期（ｋは１以上の整数）分の遅延差を与えて２段目の論理積回路２５の入力端子２１，２２に接続する。 - 特許庁

The gear condition of automatic transmission 12 can be determined with sufficient accuracy in such a way that the gear condition of the automatic transmission 12 is determined based on an accumulated pulse number Nipc, obtained from a rotation of an input shaft 26 when an output rotating member 28 is rotated in integer, and predetermined reference pulse number Nipcest.例文帳に追加

出力回転部材２８が整数回転したときの入力軸２６の回転により得られるパルスの累積パルス数Ｎipcと予め設定された基準パルス数Ｎipcestとに基づいて自動変速機１２の変速状態を判定することで、自動変速機１２の変速状態を精度よく判定することができる。 - 特許庁

The code word synchronization circuit 100a includes a state electromechanical circuit 103a which sets a code word synchronization condition at continuous coincidence of n times (n: an integer of two or more) between a reception signal input from a gear box circuit 101 and a synchronization pattern (SP) and coincidence between a reception signal following it and a burst delimiter (BD).例文帳に追加

符号語同期回路１００ａは、符号語同期条件を、ギアボックス回路１０１から入力される受信信号と同期パターン（ＳＰ）とのｎ回（ｎは２以上の整数）連続一致と、これに続く受信信号とバーストデリミタ（ＢＤ）との一致とする状態機械回路１０３ａを備える。 - 特許庁

First to M+N-th delay parts 32-38 delay input data DA by the mutually different M+N (in this case, M and N are respectively an integer ≥2) pieces of time and output the delayed data one by one with the time difference of T/M+N (in this case, T is time required for shifting the level of output data).例文帳に追加

第１〜第Ｍ＋Ｎ遅延部32〜38は、入力データDAを相異なるＭ＋Ｎ（ここで、Ｍ及びＮの各々は２以上の整数）個の時間だけ遅延させ、遅延されたデータをＴ／Ｍ＋Ｎ（ここで、Ｔは出力データのレベルが転移されるために必要な時間である）の時間差をおいて一つずつ出力する。 - 特許庁

In the frequency correction circuit 5, a counter 10 generates a signal of a frequency fa by frequency division by 1/i (an integer of i;2 or more) of an input clock signal CK of a frequency fi, and outputs a frequency division signal Da by correcting the number of pulses of the signal of the frequency fa by a correction signal Scp.例文帳に追加

周波数補正回路５において、カウンタ１０は、入力される周波数ｆｉのクロック信号ＣＫを１／ｉ（但し、ｉ；２以上の整数）分周することにより周波数ｆａの信号を生成し、且つ、補正信号Ｓｃｐによりその周波数ｆａの信号のパルス数を補正して分周信号Ｄａを出力する。 - 特許庁

Whether or not an input address indicates the address of its own station is determined every time the head of a first period is detected, and if it is the address of the own station, after a first delay period obtained by multiplying a first positive integer by a cycle, the address and data corresponding to the address are output to a downstream side bus.例文帳に追加

第１の期間の先頭を検出する度に、入力したアドレスが自局のアドレスであるか否かを判定し、自局のアドレスである場合に、第１の正の整数を周期に乗じた第１の遅延期間だけ遅延させて当該アドレスおよび当該アドレスに対応するデータを下流側のバスに出力する。 - 特許庁

The current divider has a control circuit A for generating an output group 3 consisting of N outputs (N is an integer ≥3) from a pair of control inputs VIP, VIN and a differential amplifier B for dividing a current input 5 into an output group 4 consisting of N outputs in accordance with outputs from the circuit A.例文帳に追加

本発明の電流分配器は、一対の制御入力（Ｖ_IP、Ｖ_IN）から３以上の整数であるＮ個の出力群３を生成する制御回路（Ａ）と、前記制御回路（Ａ）の出力に応じて、電流入力５から電流をＮ個の出力群４に分配する作動増幅器（Ｂ）とを有することを特徴とする。 - 特許庁

To provide a method and program for processing a synchronous operation of a digital signal, which reduce error without changing a given sample frequency even if the synchronous period, i.e. the ratio of the analog input signal frequency and the sampling frequency, is not an integer in the synchronous operation of the digital signal.例文帳に追加

ディジタル信号の同期演算処理において、アナログ入力信号周波数とサンプリング周波数の比である同期周期が整数でない場合であっても、与えられたサンプル周波数を変えることなく、誤差の少ないディジタル信号の同期演算処理方法及び同期演算処理プログラムを提供することである。 - 特許庁

The phase correction part 11 generates phase correction data of N points of m groups (m is an integer of ≥2) by changing phases of input data of N points from the sampling circuit 10 and the Fourier transformation part 12 generates transformation data of N points of m groups by applying Fourier transformation to the phase correction data of respective groups in parallel.例文帳に追加

位相補正部１１は、サンプリング回路１０からのＮ点の入力データの位相を変化させてｍ組（ｍは２以上の整数）のＮ点の位相補正データを生成し、フーリエ変換部１２は、各組の位相補正データにフーリエ変換を並列に施すことでｍ組のＮ点の変換データを生成する。 - 特許庁

On receipt of n-bit coded data I redundantly resulting from one-bit input data, where n is an integer greater than three, (n-1) two-bit check sections 210_0-210_(n-2) each output two-bit check data based on the result of comparison between correspondingly different bits of the coded data I.例文帳に追加

（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。 - 特許庁

When performing motion compensation prediction in a motion vector detection part 2 for input image data VD, three reference frames RVD in the past stored in a reference image storage part 6 are referred to first, an integer search is performed to the image data VD for each macroblock and thus a motion prediction vector is detected.例文帳に追加

入力された画像データＶＤに対し動きベクトル検出部２で動き補償予測を行う際に、先ず参照画像記憶部６に記憶されている過去の３個の参照フレームＲＶＤを参照して、上記画像データＶＤに対しそのマクロブロックごとに整数探索を行い、これにより動き予測ベクトルを検出する。 - 特許庁

A display drive device comprises: a digital/analog converter which receives input voltage reduced from source voltage, generates reference voltage and selects the reference voltage corresponding to M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.例文帳に追加

本発明によるディスプレイ駆動装置は、電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁

The encryption processing section 4 of the data encryption apparatus 100 which enciphers the data outputted from an input section 10 and outputs the enciphered data to a data output section 20 is inputted with the data outputted from the input section 10, enciphers the inputted data by executing encryption in accordance with a permutation data table 33 for encryption of n pieces with (n) as an arbitrary integer above 1 and outputs this data.例文帳に追加

入力部１０から出力されたデータを暗号化して、データ出力部２０に出力するデータ暗号化装置１００において、暗号化処理部４が、入力部１０から出力されたデータを入力し、この入力したデータに対して、ｎを１以上の任意の整数として、ｎ個の暗号化用置換データテーブル３３に基づいて、暗号化を行うことによって、入力したデータを暗号化して出力する。 - 特許庁

Using one or more encrypted numeric value binary conversion systems, an encrypt text is determined for each digit in binary notation with z in t-digit using E(z) as an input, where an encrypt function of El Gamal cryptography is E(*) (* is a middle point), and a cypher text of an integer of a≤z≤b is E(z).例文帳に追加

本発明は、１または２個の暗号化数値二進変換装置を用いて、Ｅｌ Ｇａｍａｌ暗号の暗号化関数をＥ（・）とし、ａ≦ｚ≦ｂとなる整数ｚの暗号文をＥ（ｚ）としたとき、Ｅ（ｚ）を入力として、ｚをｔ桁の二進数表記とした桁ごとの暗号文を求める暗号化数値二進変換システムに適用される。 - 特許庁

A backlight unit of this invention is provided with a plurality of light emitting diode arrays having N (wherein, N is a positive integer) light emitting diodes, a detecting part detecting feedback signals corresponding to the electric current input to the light emitting diode, and a driving part driving the N light emitting diodes according to the feedback signals from the detecting part.例文帳に追加

本発明のバックライトユニットは、Ｎ（ただし、Ｎは正の整数である。）個の発光ダイオードを有する複数の発光ダイオードアレイと、発光ダイオードに入力された電流に対応するフィードバック信号を検出する検出部と、検出部からのフィードバック信号に応じてＮ個の発光ダイオードを駆動する駆動部とを備えていることを特徴とする。 - 特許庁

The end faces 10 and 11 of a crystal substrate 1 are mirror finished and the distances between an input-side converter 2 and the end face 10 and between an output-side converter 4 and the end face 11 in the propagating direction of surface acoustic waves are respectively set at an integer multiple the half wavelength of a fundamental surface acoustic wave.例文帳に追加

水晶基板１の端面１０，１１がそれぞれ鏡面研磨され、入力側変換器２と端面１０との間の弾性表面波の伝播方向の距離及び出力側変換器４と端面１１との間の弾性表面波の伝播方向の距離をそれぞれ、基本弾性表面波の波長の整数倍にその半波長の距離を設定する。 - 特許庁

The display driver comprises: a digital/analog converter which receives an input voltage lower than a source voltage used in a buffer amplifier for output drive, generates a plurality of reference voltages and selects a reference voltage corresponding to an M (M is a positive integer) bit data signal; and an amplifier which amplifies the reference voltage selected by the digital/analog converter.例文帳に追加

本発明によるディスプレイ駆動装置は、出力駆動用バッファアンプに使用される電源電圧より減少した入力電圧を受け取って基準電圧を生成し、Ｍ（Ｍは、正の整数）ビットのデータ信号に対応する基準電圧を選択するデジタル／アナログ変換部、及びデジタル／アナログ変換部から選択された基準電圧を増幅する増幅部を備える。 - 特許庁

A linear regression equation is formed which has, as object variables, respective input observation values, that is, carrier phases of L1 waves as to respective selected GPS satellites, carrier waves of L2 waves, code pseudo ranges of C/A codes, code pseudo ranges of PY codes, clock error information, ionization layer delay information, and troposphere delay information, and includes integer bias and the receiver position as explanatory variables.例文帳に追加

入力された各観測値、すなわち、選定された各ＧＰＳ衛星に対するＬ１波のキャリア位相、Ｌ２波のキャリア位相、Ｃ／Ａコードのコード擬似距離、ＰＹコードのコード擬似距離、時計誤差情報、電離層遅延情報、対流圏遅延情報を目的変数とし、整数値バイアス、および受信機位置を説明変数に含む線形回帰方程式を構成する。 - 特許庁

The integrated circuit device 10 includes a shift register 18 which includes first to Nth (N is an integer of 2 or larger) registers 12_1, ..., 12_N, is input with serial data SD and outputs the serial data SD through the first to Nth registers 12_1, ..., 12_N, and a special register 19 which holds an output SR of the shift register 18 and outputs the serial data SD.例文帳に追加

集積回路装置１０は、第１〜第Ｎ（Ｎは２以上の整数）のレジスター１２_１、・・・、１２_Ｎを有するシフトレジスター１８であって、シリアルデータＳＤを入力し、第１〜第Ｎのレジスター１２_１、・・・、１２_Ｎを介してシリアルデータＳＤを出力するシフトレジスター１８と、シフトレジスター１８の出力ＳＲを保持し、シリアルデータＳＤを出力する専用レジスター１９と、を含む。 - 特許庁