「logic integrated circuit」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

This semiconductor integrated circuit brings an operation for the CMOS transistor of a NAND circuit 4 into an off-state by changing a logic of a node A using a state setting signal inputted into a state setting terminal ST and a NAND circuit 3a, and makes an electric power source current flow in the CMOS transistor.例文帳に追加

本発明に係る半導体集積回路は、状態設定端子ＳＴに入力される状態設定信号とＮＡＮＤ回路３ａとを用いて、ノードＡの論理を変化させてＮＡＮＤ回路４のＣＭＯＳトランジスタの動作をオフ状態とするとともに、上記ＣＭＯＳトランジスタに電源電流が流れるように設定する。 - 特許庁

The method for wiring the semiconductor integrated circuit adopting an array structure of a general purpose logic array as a base comprises the steps of forming wirings capable of being commonly used without depending upon designing of a user circuit by a lower layer interconnection, commonly using and staticizing the commonly usable wirings by a plurality of designing, and further customizing the more significant interconnection of the lower layer interconnection.例文帳に追加

汎用ロジックセルのアレイ構造をベースとする半導体集積回路の配線方法において、ユーザ回路のデザインに依存せず共通化可能な配線を下層配線層で形成し、共通化可能な配線を複数のデザインで共通、且つ、固定化し、更に、下層配線層の上位の配線層をカスタマイズする。 - 特許庁

To provide a process for spin-on depositing a silicon dioxide-containing film under oxidative conditions for gap-filling in high aspect ratio features for shallow trench isolation used in memory and logic circuit-containing semiconductor substrates, such as, silicon wafers having one or more integrated circuit structures contained thereon.例文帳に追加

記憶及び論理回路を含む半導体基材、例えば、１つ又は複数の集積回路構造をその上に有するシリコンウェハにおいて用いられるシャロートレンチアイソレーションのための高アスペクト比の特徴のギャップを充填するための酸化条件下で二酸化ケイ素含有膜をスピンオン堆積させる方法を提供する。 - 特許庁

A CMOS array and a digital logic are produced in the same integrated circuit by using the same processing technology, and a relatively inexpensive high-speed circuit 34 is used to digitally filter a pixel data stream, and a pixel whose value is on the outside of a range prescribed by adjacent pixels and deviations from adjacent pixels are larger than a threshold (t) is discriminated.例文帳に追加

ＣＭＯＳアレーとディジタル論理とを同じ処理テクノロジを使用して同じ集積回路に製造し、比較的安価で高速の回路（３４）を用いて、画素データストリームをディジタル的にフィルタリングし、値が隣接する画素（５０，５４）によって規定される範囲外にあり、隣接する画素からのずれが閾値（ｔ）より大きい画素（５２）を識別する。 - 特許庁

To shorten man-hour for LSI evaluation time and shorten development time taken for LSI development by confirming internal timing outputted from an internal circuit from the outside in an LSI mounted on a device to be a target and quickly detecting debug leakage in logic simulation in verifying an LSI(large scale integrated circuit) design when a device is evaluated.例文帳に追加

ＬＳＩを開発し、そのＬＳＩを評価する装置基盤に実装してＬＳＩの機能を評価する機能評価試験時にＬＳＩの動作不具合が発生した場合、その不具合の原因の解析は内部回路が実際にどのように動作しているのかを把握できない為にその原因の解析は非常に困難であるので、これを解決するデバッグ回路を提供する。 - 特許庁

Further, the semiconductor integrated circuit shown in Fig. has logic gates (G1, G2) using transistors such that either of a p-type MOS transistor and an n-type transistor has high threshold characteristics, so the transistor having the high threshold characteristics is selectively inserted into a signal path of either of signals (rising and falling) of two phases propagated in the circuit.例文帳に追加

また、図１に示す半導体集積回路は、ｐ型ＭＯＳトランジスタまたはｎ型トランジスタの一方に高しきい値特性のトランジスタを用いた論理ゲート（Ｇ１，Ｇ２）を有するため、回路を伝播する２相の信号（立ち上がりおよび立ち下り）のうちの何れか一方の信号経路に高しきい値特性のトランジスタを選択的に挿入することが可能になる。 - 特許庁

To execute accurate simulation by calculating an accurate delay time while appropriately reflecting the computation of the delay time with the effect of a gate delay saturation phenomenon due to the influence of wiring resistance when computing the delay time of a computing element gate unit in a logic cell of a semiconductor integrated circuit including an LSI or the like, regarding a method and apparatus for computing a delay time of a circuit.例文帳に追加

回路の遅延時間演算方法及び遅延時間演算装置に関し、ＬＳＩ等を含む半導体集積回路の論理セルにおける演算素子ゲート部の遅延時間を演算するに際し、配線抵抗の影響によるゲート遅延の飽和現象の効果を適切に当該遅延時間の演算に反映させ、正確な遅延時間の算出により正確なシミュレーションを実行させることを目的とする。 - 特許庁

To provide a process for spin-on deposition of a silicon dioxide-containing film under oxidative conditions for gap-filling in high aspect ratio features for shallow trench isolation used in memory and logic circuit-containing semiconductor substrates such as silicon wafers having one or more integrated circuit structures contained thereon.例文帳に追加

記憶及び論理回路を含む半導体基材、例えば、１つ又は複数の集積回路構造をその上に有するシリコンウェハにおいて用いられるシャロートレンチアイソレーションのための高アスペクト比の特徴のギャップを充填するための酸化条件下で二酸化ケイ素含有膜をスピンオン堆積させる方法を提供する。 - 特許庁

To solve the problem that because a conventional semiconductor integrated circuit incorporating a CPU, a ROM and a circuit for the partial modification of a program in the ROM is composed of hardware whose logic can not be modified, the number of modification spot prepared is fixed, and it is impossible to deal with if modification is required for the spots of which number exceeds the number.例文帳に追加

従来のＣＰＵとＲＯＭとＲＯＭ内のプログラムを部分的に修正する回路を内蔵する半導体集積回路は、論理変更不可能なハードウェアで構成されているため、用意されている修正個所数が固定であり、修正個所数より多くの修正が必要になった場合に、対応することができない。 - 特許庁

A method for generating the test pattern for the tester includes: the step of cyclizing a first test pattern 201 generated in logic design with a cycle in accordance with a clock signal 20 of the highest frequency to be used in a semiconductor integrated circuit; and the step of changing a timing edge in the first test pattern 201 to a period boundary just before the timing edge, to generate a second test pattern 301.例文帳に追加

本発明によるテスタ用テストパタンの生成方法は、論理設計時に生成された第１テストパタン２０１を、半導体集積回路で用いられる最高周波数のクロック信号２０に応じたサイクルでサイクライズするステップと、第１テストパタン２０１におけるタイミングエッジを、タイミングエッジ直前のピリオド境界に変更して第２テストパタン３０１を生成するステップとを具備する。 - 特許庁

In a ROM emulator 100 having an emulation control part 220 for emulating the operation of the ROM by being connected to the ROM 301 loaded on an integrated circuit which is a design object, a logic analyzer control part 210 for acquiring ROM output signals sent out from the ROM 301 to the emulation control part 220 and analyzing the acquired ROM output signals is incorporated.例文帳に追加

設計対象である集積回路に搭載されるＲＯＭ３０１に接続して、ＲＯＭの動作をエミュレートするエミュレーション制御部２２０を備えたＲＯＭエミュレータ１００に、ＲＯＭ３０１からエミュレーション制御部２２０に対して送出されるＲＯＭ出力信号を取得し、取得したＲＯＭ出力信号を分析するロジックアナライザ制御部２１０を内蔵した。 - 特許庁

The semiconductor integrated circuit has a multilayered structure, and comprises a switch block for switching among a plurality of signal lines by means of transistors which are formed in a plurality of number, in each of a plurality of semiconductor layers; and logic blocks which are formed in a plurality in each of the plurality of semiconductor layers and are connected to the plurality of signals lines, respectively.例文帳に追加

多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングするスイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の論理ブロックとを備える。 - 特許庁

This integrated circuit drives a plurality of first memory blocks (MBLK0-MBLKk), a second memory block (RBLK), and the above second memory block instead of the first memory block which has defects, and has a non-volatile memory which includes logic circuits (MDD0-MDDk, RDD) to suppress the operation of the defective first memory.例文帳に追加

複数の第１のメモリブロック（ＭＢＬＫ０〜ＭＢＬＫｋ）と、第２のメモリブロック（ＲＢＬＫ）と、欠陥を有する第１のメモリブロックに代えて前記第２のメモリブロックを動作させ、欠陥を有する第１のメモリブロックの動作を抑止する論理回路（ＭＤＤ０〜ＭＤＤｋ，ＲＤＤ）とを含む不揮発性メモリを有する。 - 特許庁

The semiconductor integrated circuit comprises validating/ invalidating means (AND gates 54, 53, 64, 53) for validating or invalidating inputs/outputs of a plurality of external functional blocks 5, 6 contained in the system LSI7, and a nanovolatile memory 8 as a switching means to control the validating/invalidating means in response to its logic contents 81, 82 to validate or invalidate the blocks 5, 6.例文帳に追加

システムＬＳＩ７に内蔵した複数の外部機能ブロック５，６の入力、出力を有効または無効にする有効無効化手段（ＡＮＤゲート５４，５３，６４，６３）をもち、不揮発性メモリ８を切替手段として、その論理内容８１，８２に応じて有効無効化手段を制御し、外部機能ブロック５，６有効または無効にする。 - 特許庁

A semiconductor integrated circuit is provided with a memory, a logic gate outputting an exclusive OR signal outputted from the prescribed plural memory output terminals, a first selector selecting one signal from output signals of the memory and outputting it, and a second selector selecting either of an output of an exclusive OR signal and an output of the first selector and outputting it.例文帳に追加

半導体集積回路は、メモリと、所定の複数のメモリ出力端子から出力される信号の排他的論理和信号を出力する論理ゲートと、メモリの出力信号から１つの信号を選択して出力する第１のセレクタと、排他的論理和信号出力と第１のセレクタの出力のいずれかを選択して出力する第２のセレクタを備える。 - 特許庁

To shorten an inspecting time, to extend a life of a probing needle, and not to mishandle information of a chip to be skipped at a second wafer inspection of a semiconductor integrated circuit to be inspected by a first wafer inspection as for memory part and a second wafer inspection of a logic part.例文帳に追加

メモリ部の検査としての第１ウェハー検査が行われ、次にロジック部の検査としての第２ウェハー検査が行われる半導体集積回路において、検査時間を短くするとともに、プローブ針の寿命を長くし、かつ第２ウェハー検査においてスキップするチップの情報を誤ることがないようにする。 - 特許庁

When the digital controlled oscillator is power-increased, after being temporarily power downed, the integrated control logic starts the adjustable frequency loop from the previous operation status, based on the data held in the apparatus, thereby re-starting the feedback loops and an error processor circuit to avoid the oscillator adjustment, based on old data.例文帳に追加

一時的にパワーダウンされた後、ディジタル制御式発振器がパワーアップされるとき、統合及び制御論理が装置内に保持されたデータにもとづき、調整可能周波数ループを前の動作状態から始動し、旧データにもとづく発振器調整を回避するように、フィードバック・ループ及び誤差処理回路を再始動する。 - 特許庁

When the set maker places an order for LSI manufacture with the LSI maker (S22), the LSI maker performs logic design for an integrated circuit (S26), placement and routing (S28) and timing simulation (S30), and by the set maker's approval, manufactures LSI (S38), delivers it to the set maker (S40) and receives a consideration (S42).例文帳に追加

セットメーカが、ＬＳＩメーカにＬＳＩの製造を発注すると（Ｓ２２）、ＬＳＩメーカは、集積回路の論理設計を行い（Ｓ２６）、配置配線（Ｓ２８）、タイミングシミュレーション（Ｓ３０）を行って、セットメーカの評価を受けた後、ＬＳＩを製造して（Ｓ３８）、セットメーカに納品し（Ｓ４０）、その対価を受け取る（Ｓ４２）。 - 特許庁

A semiconductor integrated circuit 100 includes power supply wiring 181 for functional macrocell formed at the functional macrocell 110, power supply wiring 261 formed in the functional macrocell 110, a contact 170 formed in the functional macrocell 110 and electrically connecting the power supply wiring 181 for functional macrocell and the power supply wiring 261 to each other, and power supply wiring electrically connecting the contact 170 and a logic cell to each other.例文帳に追加

半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。 - 特許庁

Plural individual verification test descriptions corresponding to plural peripheral circuits included in an integrated circuit, system verification test description for performing logic verification by simultaneously driving plural peripheral circuits, individual verification utilities for describing the contents of execution when individually verifying a command described in each individual verification test description, and a system verification utilities for describing the contents of execution at the system verification of a command described in each individual verification test description are prepared.例文帳に追加

集積回路に含まれる複数の周辺回路に対応した複数の個別検証テスト記述、該複数の周辺回路を同時に動作させて論理検証するためのシステム検証テスト記述、個別検証テスト記述に記述されたコマンドの個別検証時の実行内容を記述する個別検証用ユーティリティ、該個別検証テスト記述に記述されたコマンドのシステム検証時の実行内容を記述するシステム検証用ユーティリティを用意する。 - 特許庁

The programmable integrated circuit device includes: the register configured to store a value of at least one bit, which is coupled to an applied voltage source; the overvoltage detection circuitry configured to detect a voltage produced by the applied voltage source and generate an overvoltage signal if the detected voltage is greater than or equal to a trigger voltage; and the logic circuitry configured to clear the register in response to the generated overvoltage signal.例文帳に追加

少なくとも１ビットの値を格納するように構成されているレジスタであって、該レジスタは、印加された電圧源に結合されている、レジスタと、過電圧検出回路であって、該過電圧検出回路は、該印加された電圧源によって発生された電圧を検出することと、検出された電圧がトリガー電圧よりも高いか、または等しい場合に、過電圧信号を生成することとを行うように構成されている、過電圧検出回路と、ロジック回路であって、該ロジック回路は、該生成された過電圧信号に応答して、該レジスタをクリアにするように構成されている、ロジック回路とを含む、プログラマブル集積回路デバイス。 - 特許庁