「logic integrated circuit」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To provide a semiconductor integrated circuit and a semiconductor device capable of easily measuring setup time and hold time of register circuits, in a digital circuit composed by providing logic circuits and the register circuits.例文帳に追加

ロジック回路とレジスタ回路を備えて構成されるデジタル回路において、レジスタ回路のセットアップタイム及びホールドタイムを容易に測定することが可能な半導体集積回路及び半導体装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit device by which the number of delay cycles required for obtaining proper operation results from a combinational logic circuit at a design stage is estimated.例文帳に追加

設計段階において、組み合わせ論理回路から適正な演算結果を得るために必要となる遅延サイクル数を見積もることが可能な半導体集積回路装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit that does not have any adverse effects on clock signals supplied to each flip-flop in the case of performing functional modification by using a spare flip-flop as a logic circuit for functional modification.例文帳に追加

機能変更用論理回路としての予備のフリップフロップを用いて機能修正を行う場合、各フリップフロップに供給されるクロック信号に悪影響を与えることがない半導体集積回路を提供する。 - 特許庁

To provide a simplified semiconductor integrated circuit device capable of estimating the number of delay cycles for obtaining an appropriate operation result from a combinational logic circuit.例文帳に追加

組み合わせ論理回路から適正な演算結果を得る遅延サイクル数を見積もることが可能な簡略化された半導体集積回路装置を提供する。 - 特許庁

The operation timing of a logic circuit 2 or the like in a semiconductor integrated circuit 1 is deteriorated by the reduction of a power supply voltage Vout to be supplied and operation delay is increased.例文帳に追加

半導体集積回路１内の論理回路２等の動作タイミングは供給する電源電圧Ｖｏｕｔの低下により劣化し動作遅延が増大する。 - 特許庁

To provide a device for designing the layout of a semiconductor integrated circuit in which enhancement in the performance of a logic circuit, high integration of placement and routing, high speed processing, and enhancement of productivity can be realized.例文帳に追加

論理回路の性能向上、配置配線の高集積化、処理の高速化、及び生産性の向上を実現することができる半導体集積回路のレイアウト設計装置を提供する。 - 特許庁

To provide a silicon-on-insulator (SOI) method with a pattern for manufacturing a composite integrated circuit having both of a logic circuit part and a buried dynamic random access memory (DRAM) array part.例文帳に追加

論理回路部分と埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）アレイ部分の両方を有する複合集積回路を製作するパターン付きシリコンオンインシュレータ（ＳＯＩ）方法を提供する。 - 特許庁

To provide a logic circuit, a clock skew reduction system and a clock skew reduction method, allowing reduction of a clock skew between respective F/Fs, and allowing reduction of an area of a semiconductor chip to reduce power consumption of a semiconductor integrated circuit.例文帳に追加

各Ｆ／Ｆ間のクロックスキューを削減させ、半導体チップの面積を削減し、半導体集積回路の消費電力を削減する論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit reducing a leak current while maintaining the operation speed of the circuit and further suppressing an area increase of a logic gate.例文帳に追加

回路の動作スピードを保ちつつリーク電流を削減でき、更に論理ゲートの面積増大を抑えることができる半導体集積回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of operating a CMOS logic circuit at high speed by a small switch and capable of effectively reducing a sub-threshold leakage current, and to provide an LSI system.例文帳に追加

ＣＭＯＳ論理回路を小さいスイッチで高速動作させることができ、サブスレッショルドリーク電流を効果的に低減可能な半導体集積回路及びＬＳＩシステムを提供すること。 - 特許庁

In a preferred embodiment, the integrated circuit (IC2) comprises a first set of dedicated connection pads coupled to the functional logic circuit (1) and a distinct second set of dedicated connection pads coupled to flash EEPROM (2).例文帳に追加

好ましい実施形態では、集積回路（ＩＣ２）は機能的論理回路（１）に結合された第１の組の専用接続パッドとフラッシュＥＥＰＲＯＭ（２）に結合された別の第２の組の専用接続パッドを含む。 - 特許庁

To provide a logic circuit and a semiconductor integrated circuit that can increase the operating speed by speeding up state transition without being affected by process dispersion.例文帳に追加

プロセスばらつきに影響されず、状態遷移を高速化して動作速度を速くすることが可能な論理回路及び半導体集積回路を提供することを目的とする。 - 特許庁

To provide a semiconductor integrated circuit device capable of performing a connection test of an LSI internal part even when the number of external terminals is larger than the number of pins of a tester for performing a test of an internal logic circuit.例文帳に追加

外部端子数が内部論理回路のテストを行うテスタのピン数より多い場合であってもＬＳＩ内部の接続テストを可能にする半導体集積回路装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing voltage drop on a sub-power source wiring for reducing a sub-threshold current, thereby preventing the operation speed of a logic circuit from lowering.例文帳に追加

サブスレッショルド電流低減のための副電源配線上での電圧降下を少なくでき、それによって論理回路の動作速度の低下を防止する。 - 特許庁

To provide a circuit and a method of sense amplifier useful for embedding DRAM together with other logic or memory functions especially in an integrated circuit, in a sense amplifier for DRAM memories which brings about reduction of distortion in a control signal.例文帳に追加

制御信号におけるひずみの減少をもたらすDRAMメモリ用のセンス増幅器であって、特に集積回路内で、他のロジックやメモリ機能と共にDRAMを埋め込むのに有用なセンス増幅器の回路と方法を提供する。 - 特許庁

A semiconductor integrated circuit 1 includes a D type F/F 10 to which a pass signal being a signal obtained by causing an input signal 3 to pass a logic circuit 4 is supplied.例文帳に追加

半導体集積回路１は、入力信号３が論理回路４を通過した信号である通過信号が供給されるＤ型Ｆ／Ｆ１０を備える。 - 特許庁

To provide a semiconductor integrated circuit such as a memory having an electrode and interconnection decreasing parasitic capacitance between source/drain of a MISFET(metal insulator semiconductor field-effect transistor) and a logic circuit embedded with the memory.例文帳に追加

ＭＩＳＦＥＴのソース／ドレイン間の寄生容量を減少させる電極および配線を有したメモリや、メモリ混載のロジック等の半導体集積回路を提供する。 - 特許庁

To provide a logic circuit using a pass transistor in which leakage current flowing through the pass transistor is reduced, an increase in proportion of the number of the pass transistors to an increase in the number of inputs is small, and to provide an integrated circuit.例文帳に追加

パストランジスタを流れる漏洩電流の削減、また入力数の増加に対するトランジスタ数の増加の割合が小さいパストランジスタを用いた論理回路、および集積回路を提供する。 - 特許庁

Concretely, this invention contrives a means that uses wiring connection for arrangement conversion of a plurality of the bits and supply of arithmetic results among memory elements and logic circuits in the large scale integrated circuit so as to realize the simplified circuit and the parallel operations.例文帳に追加

具体的にはLSI内のメモリ素子、論理回路間に複数のビット配列変換や演算結果供給のための結線接続を用いて回路の簡易化と動作の並列化を実現する手段を考案した。 - 特許庁

To provide an integrated circuit device capable of widening a stable area where digital noise is less by putting a power variation area of an output terminal and a power variation area of a logic circuit one over the other.例文帳に追加

出力端子の電力変動領域とロジック回路の電力変動領域を重ねて、デジタルノイズが少ない安定領域を広げることができる集積回路装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of reducing a gate leak current flowing through a pull-up transistor connected to an output of a logic section in a standby state of a gate circuit.例文帳に追加

ゲート回路の待機時に、出力に接続したプルアップトランジスタを流れるゲートリーク電流を低減する半導体集積回路を提供する。 - 特許庁

It is characterized in that a logic circuit for compressing and expanding data arranged between a memory array in a semiconductor memory and an I/O circuit is integrated on a memory LSI with one chip.例文帳に追加

半導体メモリにおけるメモリアレーと、Ｉ／Ｏ回路との間に介在するデータ圧縮伸張のための論理回路をメモリＬＳＩ上にワンチップ集積した点を特徴とする。 - 特許庁

A CTS 4 equally delays the output clock signal 16, supplies the delayed output clock signal 16 to a plurality of logic circuits 5 in an integrated circuit and returns the output clock signal 16 as the feedback signal 13 to the internal DLL circuit 2.例文帳に追加

ＣＴＳ４は、出力クロック信号１６を均等に遅延して、集積回路内部の複数のロジック回路５に供給するとともに、フィードバック信号１３として内部ＤＬＬ回路２へ戻す。 - 特許庁

To provide an encryption processing apparatus that eliminates the need for logic measures for DPA measures causing an increase in circuit scale and an increase in consumption current, and an integrated circuit.例文帳に追加

回路規模の増大や消費電流の増大をもたらすＤＰＡ対策のための論理対策を不要とする暗号処理装置および集積回路を提供する。 - 特許庁

fixed logic signals generated in an integrated circuit are selectively fed to the input terminals INm+1 to INn through selectors Sm+1 to Sn so that the integrated circuit need not be provided with external input terminals for inputting such logic signals.例文帳に追加

少なくとも１つ以上の試験パターンにおいて論理レベルが“Ｈ”または“Ｌ”に固定される信号が入力される機能マクロ１の入力端子ＩＮm+1 〜ＩＮn に対して、集積回路の内部で発生させた論理固定信号をセレクタＳm+1 〜Ｓn を介して選択的に供給するようにすることにより、そのような論理固定信号を入力するための外部入力端子を集積回路に設けなくても済むようにする。 - 特許庁

To provide a semiconductor integrated circuit in which the timing of the exchange of data between a memory and a logic part is optimized, operation performance and operation speed are improved, while current consumption is reduced, in the semiconductor integrated circuit in which the memory and the logic part are formed on a single semiconductor chip and a plurality of data processing are simultaneously carried out.例文帳に追加

メモリ部とロジック部とが単一の半導体チップ上に形成されて複数のデータ処理を同時におこなう半導体集積回路における、メモリ部とロジック部とのデータのやり取りのタイミングが最適化されて、動作性能及び動作速度が向上されるとともに消費電流が軽減される半導体集積回路を提供する。 - 特許庁

To provide a logic simulation device for semiconductor integrated circuit capable of performing a simulation with a high verification ratio by facilitating the preparation of test patterns rich in variation and facilitating the confirmation of a logic simulation result.例文帳に追加

バリエーションに富むテストパターン作成を容易化するとともに、論理シミュレーション結果の確認をも容易化して、検証率の高いシミュレーションを行うことが可能な半導体集積回路の論理シミュレーション装置を得る。 - 特許庁

To provide a designing method for semiconductor integrated circuit, which can easily transit to a corrected logic simulation and can easily manage the version of stored data as well when the stored data in a ROM module are corrected in logic design.例文帳に追加

論理設計時にＲＯＭモジュールの格納データを修正した場合に、容易に修正後の論理シミュレーションへ移行することが可能であり、格納データのバージョン管理も容易な半導体集積回路の設計方法を提供することにある。 - 特許庁

The integrated circuit device consisting of function blocks 11-14 and a glue logic operating the function blocks 11-14 in parallel coordination, is provided with a field programmable gate array FPGA 15 that interconnects the function blocks 11-14 and part or all of the glue logic.例文帳に追加

複数の機能ブロック１１〜１４と、機能ブロック１１〜１４を並列に協調して動作させるグルー・ロジック（ＧＬＵＥ ＬＯＧＩＣ）とからなる集積回路装置において、機能ブロック１１〜１４間およびグルー・ロジックの一部または全部を相互接続するＦＰＧＡ１５を備える。 - 特許庁

In the longitudinal direction of such a lengthy form integrated driving device, the power supply circuit 110 and the DA converter 180 are arranged with the logic part 120 in-between so as to be located adjacent to the logic part 120.例文帳に追加

このような集積化駆動装置の長尺形状の長辺方向において、ロジック部１２０に隣接して電源回路部１１０、ＤＡ変換部１８０が配置されるようロジック部１２０を間にしてその左右に電源回路部１１０とＤＡ変換部１８０を設ける。 - 特許庁

Also, a novel means of eliminating the need for fresh wiring of a fixed voltage power source to the integrated circuit by connecting an n-channel MOS transistor and a p-channel MOS transistor in compliance with logic, thereby performing the logic operation for selection of the specific pixel is provided as well.例文帳に追加

また、ｎ−チャンネルＭＯＳトランジスタとｐ−チャンネルＭＯＳトランジスタを論理に合わせて接続することでその特定画素選択のための論理演算を行い、それによりその集積回路への新たな固定電圧電源の配線を不要とする新規手段も提供する。 - 特許庁

The integrated circuit may further include another circuits for controlling and operating, for example, a digital signal processor, buffer manager 33, speed matching buffer and servo logic or similar logic for controlling the servo circuits for rotating motors of the peripheral devices.例文帳に追加

集積回路は更に、周辺装置、例えば、デジタル・シグナル・プロセッサ、バッファ・マネジャ、速度合わせバッファ、周辺装置のモータを回転させるためのサーボ回路を制御するサーボ・ロジック、又は類似のものを制御及び作動させるための別の回路を含んでいてもよい。 - 特許庁

This integrated circuit device 1 has such a structure that a number of logic circuits 2 are arranged in a plurality of rows and first and second power supply wires 3 and 4 respectively give power supply potentials and ground potentials to the logic circuits 2 belonging two adjacent rows.例文帳に追加

集積回路装置１は、多数の論理回路２を複数の列をなすよう配列すると共に、第１電源配線３が隣合う２つの列に属する論理回路２に電源電位を与え、第２電源配線４が隣り合う２つの列に属する論理回路２に接地電位を与える構造を有している。 - 特許庁

The layout design method for a semiconductor integrated circuit includes a dummy cell arrangement step (S2) of arranging a dummy cell (an inter-power-source capacity cell and a buffer cell) in a region where object wiring between a first logic cell and a second logic cell of layout data is arranged.例文帳に追加

半導体集積回路のレイアウト設計方法は、レイアウトデータにおける第１の論理セルと第２の論理セルの間の対象配線が配置される領域に、ダミーセル（電源間容量セル、バッファセル）を配置するダミーセル配置ステップ（Ｓ２）を含む。 - 特許庁

The semiconductor integrated circuit is provided with the memory 11, a plurality of logic parts 12A, 12B which are connectable to the memory 11, and a decoupling part 13 which connects either one of the plurality of the logic parts 12A, 12B to the memory 11 and decouples another part from the memory 11.例文帳に追加

半導体集積回路として、メモリ１１と、メモリ１１に接続可能な複数のロジック部１２Ａ，１２Ｂと、複数のロジック部１２Ａ，１２Ｂのいずれか１つをメモリ１１に接続する一方、他のロジック部をメモリ１１から切り離す切り離し部１３とを備えたものとする。 - 特許庁

The timing analysis device calculates dispersion values for every logic cells referring to delay and its dispersion for every voltage values applied to a logic cell (S14), and performs analysis of delay of signal path of a semiconductor integrated circuit referring to the calculated dispersion values (S15).例文帳に追加

論理セルにかかる電圧値ごとの遅延およびその遅延のばらつき値を参照して、論理セルごとのばらつき値を算出し（Ｓ１４）、算出したばらつき値を参照して、半導体集積回路の信号パスの遅延の解析を行うようにした（Ｓ１５）。 - 特許庁

The semiconductor integrated circuit comprises a gate cell having a low threshold MOS for 3 or more-input logic gates 101, 105 or a gate cell having a threshold value MOS being high as a rule for 1- or 2-input logic gates 100, 102 or, 104.例文帳に追加

３入力以上の論理ゲート１０１，１０５については、低しきい値ＭＯＳで構成されたゲートセルを用い、１入力または２入力の論理ゲート１００，１０２，１０４については原則高しきい値ＭＯＳで構成されたゲートセルを用いる。 - 特許庁

A pattern generator part 105 generates a signal to be inputted into the virtual semiconductor integrated circuit device 112 from a timing condition and logic pattern data, and inputs the signal into the virtual semiconductor integrated circuit device 112 through a pin electronics part 114 and an inspection board part 115.例文帳に追加

パターンジェネレータ部１０５は、タイミング条件と論理パターンデータから仮想半導体集積回路装置１１２に入力する信号を生成し、ピンエレクトロニクス部１１４、検査用ボード部１１５へ通し、仮想半導体集積回路装置１１２に入力する。 - 特許庁

To provide an integrated circuit manufacturing device and its method and program, for easily executing the change of wiring connection in manufacturing an integrated circuit by arranging cells configured of the combination of a plurality of logic circuits with prescribed array configurations, and integrating them into multi-layer wiring.例文帳に追加

複数の論理回路を組にしたセルを所定の配列形態をもって配置し、多層配線化する集積回路の作製において、配線接続の変更が容易に実行できる集積回路作製装置およびその方法、並びにプログラムを提供する。 - 特許庁

The semiconductor integrated circuit device comprises a network logic circuit block having a MOS transistor which performs a logic operation constituted of a pass transistor logic, a buffer circuit block which amplifies an output signal of the network logic circuit block, and MOS transistors 44 and 50 which are formed in a semiconductor layer of a fully-depleted type SOI substrate wherein the semiconductor layer is formed on a semiconductor substrate 51 via a buried insulation layer 52.例文帳に追加

パストランジスタロジックにて構成される論理演算を実現するＭＯＳトランジスタを有するネットワーク論理回路ブロックと、ネットワーク論理回路ブロックの出力信号を増幅するバッファ回路ブロックとを備え、半導体基板５１上に埋込み絶縁層５２を介して半導体層が形成された完全空乏型ＳＯＩ基板の半導体層に形成されたＭＯＳトランジスタ４４、５０を有する。 - 特許庁

The semiconductor integrated circuit is provided with a logic circuit 1 and a writing circuit 10 which inputs writing data D outputted from the logic circuit 1, generates inversion data/D obtained by inverting the writing data D, compares the writing data D with the inversion data/D and outputs the stored writing data OUT when those data D are different from each other.例文帳に追加

論理回路１と、論理回路１から出力された書き込みデータＤを入力し、書き込みデータＤを反転した反転データ／Ｄを生成し、書き込みデータＤと反転データ／Ｄを比較し互いに異なる場合に保持した書き込みデータＯＵＴを出力する書き込み回路１０とを備える。 - 特許庁

To reduce wiring delay due to wiring resistance and to keep it within the target delay by shortening the wiring length between cells inside a logic block as much as possible and to improve the wiring property of wiring between blocks passing over the logic block by lowering a wiring congestion degree inside the logic block at the time of developing a high performance semiconductor integrated circuit.例文帳に追加

高性能半導体集積回路を開発する上で、論理ブロック内セル間の配線長をなるべく短くすることにより、配線抵抗による配線遅延を小さくし目標ディレイ以内に収めることと、論理ブロック内の配線混雑度を小さくすることにより論理ブロック上空を通過するブロック間配線の配線性を良くする。 - 特許庁

The second rails may (a) supply power to one or more components of the core logic, (b) be aligned with a second axis of the integrated circuit, and (c) have one or more parameters configured such that the mesh comprises a uniform voltage gradient from the perimeter of the integrated circuit to the center of the integrated circuit along the second axis.例文帳に追加

また、第２のレールは、（ａ）コアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第２の軸に対して位置合わせされ、（ｃ）メッシュが第２の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成された１つ以上のパラメータを有したものとする。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data onto the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上へ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁