「logic integrated circuit」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A power supply drop recognizing circuit 208, having a light-emitting element 209, is arbitrarily arranged in a logic circuit 210 of the semiconductor integrated circuit 201, the current amount, light-emitting amount, and heating value of the light-emitting element 209 depend on the power supply drop amount between a VDD wire 205 and a VSS wire 206.例文帳に追加

半導体集積回路201の論理回路210内に発光素子209を有する電源ドロップ確認回路208を任意に配置し、VDD配線205とVSS配線206の間の電源ドロップ量によって発光素子209の電流量が異なり、発光量、発熱量も異なる。 - 特許庁

A large-scale superconducting logic integrated circuit which does not need adjustment of the element parameters of individual superconducting circuit blocks, after connection, can be constituted by merely connecting superconducting circuit blocks, including the standard output parts 23, and the standard input parts 24 adjusted as above with one another.例文帳に追加

以上のように調整された標準出力部２３と標準入力部２４とを含む超伝導回路ブロックを単に相互に接続することにより、接続後、個々の超伝導回路ブロックの素子パラメータの調整を必要としない大規模な超伝導論理集積回路を構成することができる。 - 特許庁

A circuit element of a logic circuit which is designed so that a scan pass test can be performed and has shift register constitution in a shift operation mode is utilized for an address register 3, a data input register 4, and a compare-register 5 constituting a semiconductor integrated circuit provided with self-diagnosis.例文帳に追加

診断機能を備えた半導体集積回路を構成するアドレスレジスタ３、データ入力レジスタ４およびコンペアレジスタ５に、スキャンパステストが実行可能に設計されシフト動作モード時にシフトレジスタ構成となる論理回路の回路要素を利用する。 - 特許庁

The semiconductor integrated circuit is provided with a substrate bias voltage supply means for supplying a substrate bias voltage to an MOSFET configuring the logic circuit, thereby supplying a substrate bias voltage for decreasing a threshold voltage of an NMOSFET and increasing a threshold voltage of a PMOSFET in a test mode for detecting short circuit failure.例文帳に追加

論理回路を構成するMOSFETに基板バイアス電圧を供給する基板バイアス電圧供給手段を設け、ショート不良を検出するための試験モード時に、NMOSFETの閾値電圧を低くし、PMOSFETの閾値電圧を高くする基板バイアス電圧を供給する。 - 特許庁

The semiconductor integrated circuit includes: logic cell groups 11 to 15 in which circuit blocks which are individually arranged correspondingly to a plurality of signal lines connected to an external memory to determine the timing of the corresponding signal lines are magnified; and IO buffers 21 to 26 which are provided correspondingly to the logic cell groups 11 to 15.例文帳に追加

本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。 - 特許庁

The semiconductor device further integrating and systemizing a plurality of integrated circuits different in functions such as a dram block 1, a logic circuit block 2 and an analog circuit block 3 is provided with a test control circuit 4 controlling input of a test signal to each integrated circuit, and a fuse programming circuit block 5 restricting the input of the test signal to each integrated circuit from the test control circuit 4.例文帳に追加

ＤＲＡＭブロック１、論理回路ブロック２、アナログ回路ブロック３など機能の異なった複数の集積回路をさらに集積してシステム化した半導体装置であって、各々の集積回路へのテスト信号の入力を制御するテストコントロール回路４と、このテストコントロール回路４から各集積回路へのテスト信号の入力を所定の集積回路の１つに限定するヒューズプログラミング回路ブロック５とを設ける。 - 特許庁

To provide a semiconductor integrated circuit which is capable of reducing power consumption and also preventing a malfunction by preventing a through current from flowing to the inside when one power supply voltage becomes unstable in the semiconductor integrated circuit having a logic circuit to which power supply voltages of different two values are supplied.例文帳に追加

異なる２つの値の電源電圧が供給される論理回路を有する半導体集積回路において、一つの電源電圧が不安定になった際に内部に流れる貫通電流を防止し、電力の消費量を削減できるとともに誤動作も防止できる半導体集積回路を提供することを目的とする。 - 特許庁

To facilitate the construction of a scan pass to a resistor or memory on an integrated circuit such as FPGA or the like on a user side in a recording medium with scan pass constructing program recorded therein so as to enhance the testing efficiency of a user logic circuit constituted on the integrated circuit and shorten the development period thereof.例文帳に追加

スキャン・パス構築用プログラムを記録した記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上にレジスタやメモリに対するスキャン・パスを容易に構築することができるようにして、集積回路上に構成したユーザ・ロジック回路のテストの効率化と開発期間の短期化を図る。 - 特許庁

To provide a semiconductor integrated circuit simulation method and a simulator, with which the accuracy of circuit connection information with RC outputted from layout after automatic arrangement and wiring processing and a logic delay simulation using the information can be improved.例文帳に追加

本発明は、自動配置配線処理後のレイアウトから出力されるＲＣ付き回路接続情報、およびこれを用いた論理遅延シミュレーションの精度向上を図ることができる半導体集積回路シミュレーション方法およびシミュレータを提供することを課題とする。 - 特許庁

To provide an automatic layout method and apparatus for realizing layout change for ensuring the hold time of a flip flop without changing logic circuit information designated at first in an integrated circuit layouted by an automatic layout apparatus.例文帳に追加

自動レイアウト装置によりレイアウトした集積回路において、最初に設計された論理回路情報を変更することなくフリップフロップのホールドタイムを確保するためのレイアウト変更する自動レイアウト方法および装置を提供する。 - 特許庁

The logic circuit of a semiconductor integrated circuit is divided into modules A, B, C in which flip-flop with enable conditions for fetching data is included and a module D in which flip-flop without the enabling conditions for fetching the data is included.例文帳に追加

半導体集積回路の論理回路を、データを取り込むためのイネーブル条件が付いているフリップフロップが含まれるモジュールＡ，Ｂ，Ｃと、データを取り込むためのイネーブル条件が付かないフリップフロップが含まれるモジュールＤとに分ける。 - 特許庁

To achieve a test based on an actual operation speed of a single cycle path in a logic circuit in which the single cycle path and a multi-cycle path are mixed when performing a scan test by integrating a scan path into a semiconductor integrated circuit.例文帳に追加

半導体集積回路にスキャンパスを組み込んでスキャンテストを行う際に、シングルサイクルパスとマルチサイクルパスが混在している論理回路において、シングルサイクルパスの実動作速度によるテストを可能にすること。 - 特許庁

To provide a semiconductor integrated circuit which has three or more flip-flop circuits holding the same data and a majority logic circuit, and in which a soft error hardly occurs even when a plurality of adjacent flip-flop circuits are simultaneously influenced by irradiation with radiation etc.例文帳に追加

同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。 - 特許庁

The semiconductor integrated circuit has source follower MOS TRs Mn3, Mp4 whose mutual conductance is controlled according to 1st power supplies VDD1, VSS1 and receiving 2nd power supplies VDD2, VSS2 to supply an operating power supply to a MOS logic circuit INV.例文帳に追加

ＭＯＳ論理回路（ＩＮＶ）に動作電源を供給するために、第１の電源（ＶＤＤ１，ＶＳＳ１）に従って夫々相互コンダクタンスが制御され、第２の電源（ＶＤＤ２，ＶＳＳ２）が夫々供給されるソースフォロアＭＯＳトランジスタ（Ｍｎ３，Ｍｐ４）を有する。 - 特許庁

By using a logic circuit which outputs a different number of pulses depending on a relationship of delay when a first signal and a second signal which are a pair of digital signals having a time difference are inputted, variations in delay of internal signals of an integrated circuit can be evaluated.例文帳に追加

時間差を有するデジタル信号対である第１信号と第２信号を入力し、どちらが遅延しているかに依存して、出力されるパルス数が異なる論理回路によって、集積回路の内部信号の遅延ばらつきの評価を実現する。 - 特許庁

There are provided a RAM in the semiconductor integrated circuit, a write/read control means which controls writing/reading with the RAM, and a first selecting means which selects the digital output of the A/D converter or the output of a logic circuit and takes it as a write data into the RAM.例文帳に追加

半導体集積回路内のＲＡＭと、前記ＲＡＭの書き込み及び読み出しを制御する書込／読出制御手段と、前記Ａ／Ｄ変換器のデジタル出力と論理回路の出力のいずれかを選択して前記ＲＡＭへの書き込みデータとする第１選択手段とを備える構成とする。 - 特許庁

By optimal feedback control based on the delay quantity of operation such as switching of the logic circuit or the like, an operation margin is suppressed to a minimum, operation guarantee is secured, a circuit capable of being highly integrated at much higher speed is provided and power consumption is reduced.例文帳に追加

論理回路等のスイッチング等、動作の遅延量に基づいて最適に帰還制御することにより、動作マージンを最小に抑え、動作保証を確保し、より高速で高集積化可能な回路を実現するとともに、消費電力の削減を図る。 - 特許庁

The facility controls, when arranging and wiring a mask layout based on logic circuit connect information for a semiconductor integrated circuit, an increase in resistance caused by the fact that the outer wiring becomes longer than the inner wiring at a turnoff point of multiple bus-lines wiring, by changing its wiring width.例文帳に追加

半導体集積回路の論理回路接続情報にしたがってマスクレイアウトを配置配線するに際し、複数本のバスライン配線の折れ曲がり部において外側の配線の長さが内側の配線の長さよりも増大することによる抵抗の増大を、その配線幅を変化させることによって制御する。 - 特許庁

To verify whether or not a part which should not be replaced is changed and to avoid being determined that a latch circuit, etc., not relating to logic is inconsistency in a re-order process when verifying a logical equivalence property of a net list after re-ordering in logical designing of a semiconductor integrated circuit.例文帳に追加

半導体集積回路の論理設計においてリオーダー後のネットリストの論理等価性検証を行うとき、リオーダーによって行われたスキャンフリップフロップ回路の置き換えが論理等価性不一致と判定され、誤ったエラー表示がなされる。 - 特許庁

To provide a battery-less type program controllable RFID transponder with a logic circuit which is incorporated with a CPU so as to be integrated into one chip or made connectable to the outside so as to be made intelligent, by efficiently generating an induced electromotive force and stably supplying power to another circuit.例文帳に追加

誘導起電力を効率的に発生させると共に他回路への電力供給を安定して行うことによりＣＰＵを内蔵してワンチップ化し又は外部接続可能としてインテリジェンス化させることができる、バッテリーレス型プログラム制御可能な論理回路付きＲＦＩＤ応答器を得る。 - 特許庁

A logic circuit (inverter X1,...) in this semiconductor integrated circuit device receives supply of power from a main power supply line L1 and a sub power supply line L2 on a high potential side and a main ground line L3 and a sub ground line L4 on a low potential side.例文帳に追加

本発明の半導体集積回路装置における論理回路（インバータＸ１、…）は、高電位側のメイン電源線Ｌ１およびサブ電源線Ｌ２、低電位側のメイン接地線Ｌ３およびサブ接地線Ｌ４から電源を供給を受ける。 - 特許庁

The semiconductor integrated circuit is provided with logic cones, having a structure in which substrates are separated from each other and substrate potentials can be controlled; and a substrate feeding potential switching part 110 for feeding a substrate potential to the logic cones, from either a first substrate feeding line or a second substrate feeding line, depending on an input trigger signal.例文帳に追加

基板が相互に分離された構造で、基板電位を制御できるように構成したロジックコーンと、入力されたトリガ信号に応じて、第１の基板供給線および第２の基板供給線の何れかからロジックコーンに基板電位を供給する基板供給電位切り替え部１１０を設ける。 - 特許庁

Next, concerning each pair of flip-flops sequentially selected from a semiconductor integrated circuit to be laid out, the difference between the number of stages of the logic cell which exists on a clock path to one flip-flop and the number of a logic cell, which exists on a clock path to the other flip-flop, is obtained (step S403).例文帳に追加

次に、設計すべき半導体集積回路から順に選択されたフリップフロップの各ペアについて、一方のフリップフロップに至るクロック経路上に存在する論理セルの段数と、他方のフリップフロップに至るクロック経路上に存在する論理セルの段数との差を求める（ステップＳ４０３）。 - 特許庁

The integrated circuit device comprises a digital power supply regulation circuit 30, an analog power supply regulation circuit 32, a control logic circuit 110, an analog circuit 120, and a power supply wiring region PWRG connected with a digital power supply line for supplying a digital power supply VDD3 and an analog power supply line for supplying an analog power supply VD45A.例文帳に追加

集積回路装置はデジタル電源調整回路３０、アナログ電源調整回路３２、制御ロジック回路１１０、アナログ回路１２０、電源配線領域ＰＷＲＧを含む、電源配線領域ＰＷＲＧには、デジタル電源ＶＤＤ３を供給するためのデジタル電源線とアナログ電源ＶＤ４５Ａを供給するためのアナログ電源線が配線される。 - 特許庁

Control logic performs the initialization of the control data to both a reset instruction by power on of the semiconductor integrated circuit and a reset instruction by an external signal in an actual operation mode, and performs the initialization of the control data only to the reset instruction by the power on of the semiconductor integrated circuit in a test mode.例文帳に追加

制御論理は、実動作モードにおいて半導体集積回路のパワーオンによるリセット指示、又は外部信号によるリセット指示の双方に対して制御データの初期化を行い、テストモードにおいて半導体集積回路のパワーオンによるリセット指示に対してだけ前記制御データの初期化を行う。 - 特許庁

In a memory mixed semiconductor integrated circuit in which a logic circuit and a memory-macro are integrated and formed, the memory- macro 1 has constitution changing circuits 5a, 5b for switching allocation of an external address to an internal address by a constitution information signal CONF, the memory-macro 1 used for plural products as different constitution respectively can be tested with common constitution.例文帳に追加

ロジック回路とメモリマクロが集積形成されたメモリ混載半導体集積回路において、メモリマクロ１は、構成情報信号ＣＯＮＦにより外部アドレスの内部アドレスへの割り当てを切り換えるための構成変更回路５ａ，５ｂを有し、複数の製品にそれぞれ異なる構成として使用されるメモリマクロ１を、共通の構成でテストを行うことを可能とした。 - 特許庁

The timing analysis device, which is for an integrated logic circuit, has a jitter information generation part 12 for generating period jitter information about an operating clock in response to power/ground noise, a jitter information storage part 34 for storing the generated period jitter information, and a timing analysis part 22 for timing-analyzing the integrated logic circuit according to the stored period jitter information.例文帳に追加

本発明にかかるタイミング解析装置は、集積論理回路のタイミング解析装置であって、電源／グラウンド雑音に応答して、動作クロックのピリオドジッタ情報を生成するジッタ情報生成部１２と、生成されたピリオドジッタ情報を格納するジッタ情報格納部３４と、格納されたピリオドジッタ情報に基づいて、集積論理回路のタイミング解析を行うタイミング解析部２２と、を有するものである。 - 特許庁

As a result, radio frequency devices, such as radios, cellular telephones and transceivers such as Bluetooth transceivers, logic devices and Flash and SRAM memory devices may all be formed in the same integrated circuit die using CMOS fabrication processes.例文帳に追加

結果として、ラジオなどの無線周波数のデバイスと、ブルートゥース規格のトランシーバなどの携帯電話及びトランシーバと、論理デバイスと、フラッシュメモリ素子及びＳＲＡＭメモリ素子とを、ＣＭＯＳ製造プロセスを用いて、同じ集積回路のダイの中に全て形成することができる。 - 特許庁

A gate drive integrated circuit for switching a power transistor using an external controller includes gate drive capability and a low zero input current, and enables the use of bootstrap supplitechnic technique to supply a logic supply voltage.例文帳に追加

外部コントローラを使用するパワートランジスタをスイッチングするためのゲートドライバ集積回路は、ゲート駆動能力および低零入力電流を含み、論理供給電圧を供給するためにブートストラップサプリテクニックの使用を可能にする。 - 特許庁

Thereby range of dispersion values of delay of the signal paths of the semiconductor integrated circuit can be limited by performing timing analysis considering dispersion values of delay about for every voltage values being changed by voltage drop and placement position of logic cells.例文帳に追加

これにより、論理セルの電圧ドロップや配置位置によって変動する電圧値ごとについて、遅延のばらつき値を考慮してタイミング解析を行うことにより、半導体集積回路の信号パスの遅延のばらつき値の範囲を狭めることができる。 - 特許庁

To provide a layout method for a semiconductor integrated circuit, by which the degree of wiring congestion is relaxed by wiring between logic cells using a wiring region that is created by inserting a dummy cell for wiring to secure a wiring channel in a netlist and then arranging the dummy cell for wiring.例文帳に追加

ネットリストに配線チャネルを確保するための配線用ダミーセルを挿入し、配線用ダミーセルを配置して生成された配線領域を用いて論理セル間の配線を実行することにより、配線混雑度が緩和された半導体集積回路のレイアウト方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit capable of sufficiently securing a space for arranging a logic cell; and a layout method, a layout program and a layout device for the same.例文帳に追加

ロジックセルを配置するためのスペースを十分に確保することのできる、半導体集積回路、半導体集積回路のレイアウト方法、半導体集積回路のレイアウトプログラム、及び半導体集積回路のレイアウト装置を提供する。 - 特許庁

To prevent the lowering of breakdown voltage of a high breakdown voltage system MOS transistor accompanying a thin film of a gate electrode for miniaturization in a semiconductor integrated circuit device, where a logic system MOS transistor and the high breakdown voltage system MOS transistor are mixed-loaded on the same substrate.例文帳に追加

本発明は、ロジック系のＭＯＳトランジスタと高耐圧系のＭＯＳトランジスタとを同一基板上に混載する半導体集積回路装置において、微細化のためのゲート電極の薄膜化にともなう高耐圧系のＭＯＳトランジスタの耐圧の低下を防止できるようにする。 - 特許庁

To make a defective portion easily narrowed, when setting various potential states to execute IDDQ inspection, using a scan chain, in a CMOS integrated circuit provided with a scan test function and constituted of a plurality of logic blocks.例文帳に追加

スキャンテスト機能を備え複数の論理ブロックから構成されたＣＭＯＳ集積回路において、スキャンチェーンを用いて内部の様々な電位状態を設定してＩＤＤＱ検査を実施する際に、不良箇所の絞り込みを容易にする。 - 特許庁

To provide a charged-beam exposure method by which character projection(CP) exposure can be performed even on an integrated circuit such as a logic product having a small number of repetitive patterns, an effect of improving a throughput can be obtained by performing the CP exposure, and charged-beam exposure data can be easily generated.例文帳に追加

ロジック製品のような繰り返しパターンの少ない集積回路でもキャラクタ・プロジェクション（ＣＰ）露光が行なえ、ＣＰ露光を行なうことによるスループット向上の効果が得られ、荷電ビーム露光データが容易に生成できる荷電ビーム露光方法を提供する。 - 特許庁

To provide an integrated circuit provided with an insulator for diffusing heat from a high output device while using high-K insulating materials and for dealing with the needs of a low dielectric constant and a low resistivity for a low output logic device while using low-K insulating materials at the same time.例文帳に追加

高Ｋ絶縁材料を用いて高出力デバイスから熱を散逸させると同時に低Ｋ絶縁材料を用いて低出力論理デバイスの低誘電率、低抵抗率の必要に対処する絶縁体を含む集積回路を提供する。 - 特許庁

To provide a sampling frequency conversion circuit without using an FPGA(field programmable gate array) though the FPGA of a high integrated degree for facilitating logic change is conventionally required for each system since the conversion ratio is different by an applied system.例文帳に追加

標本化周波数変換回路では、その変換比率が適用システムにより異なるため、システム毎に高集積度で論理変更が容易なＦＰＧＡが必要とされていたが、ＦＰＧＡを用いることなく標本化周波数変換回路を実現する事を目的する。 - 特許庁

To coat a protective oxide film on a floating gate electrode and to simultaneously suppress a formation of bird's beak directly under a gate electrode of a MOS transistor for constituting a logic element in a semiconductor integrated circuit device having a flash memory unit.例文帳に追加

フラッシュメモリ装置を含む半導体集積回路装置において、フローティングゲート電極を保護酸化膜で覆うと同時に、論理素子を構成するＭＯＳトランジスタのゲート電極直下におけるバーズビークの形成を抑制する。 - 特許庁

Inverters 11, 14, and 17 of IIL(integrated injection logic) constitution are connected in series between the collector of a PNP type transistor(TR), which allows and inhibits the oscillation of the oscillation circuit and the base of an NPN type TR which discharges accumulated electric charges of a capacitor 2.例文帳に追加

発振回路の発振の許可及び禁止を制御するＰＮＰ型トランジスタ１０のコレクタと、コンデンサ２の蓄積電荷の放電を行うＮＰＮ型トランジスタ７のベースとの間に、ＩＩＬ構成のインバータ１１，１４，１７を直列接続した。 - 特許庁

A high-frequency power FET device 22 forms a monolithic high-frequency integrated circuit structure 10 by integrating the passive parts 23, 24, 26, 28, 31, electric static discharge (ESD) devices 27, 127, 227, and/or a logic structure 29 together on a semiconductor body 13.例文帳に追加

高周波電力ＦＥＴ装置２２が受動部品２３，２４，２６，２８，３１、静電放電（ＥＳＤ）装置２７，１２７，２２７、および／または論理構造２９と共に半導体本体１３上に集積されてモノリシック高周波集積回路構造１０を形成する。 - 特許庁

All test patterns are sequentially inputted in the logic integrated circuit 3 which is the test target from application software of a test pattern input/output controller 4 composed of a PC, its output is read by the test pattern input/output controller 4, and an output pattern 6 is created.例文帳に追加

ＰＣで構成されたテストパターン入出力制御装置４上のアプリケーションソフトから試験対象となる論理集積回路３に全てのテストパターンを順次入力し、その出力をテストパターン入出力制御装置４に読み出しアウトプットパターン６を作成する。 - 特許庁

To provide a method of designing the layout of a semiconductor integrated circuit which makes a layout design using MOS transistors that are separately turned into cells without employing logic cells where NMOS transistors and PMOS transistors are used in pairs.例文帳に追加

ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを対にした論理セルによることなく、各ＭＯＳトランジスタを個々にセル化したものを用いてレイアウト設計を行うようにした半導体集積回路のレイアウト設計方法を提供する。 - 特許庁

A parity bit is written in the least significant bit of the additional information and, at the time of shipment, the parity check logic circuits 10a-10d perform parity check of the additional information and only a semiconductor integrated circuit device 1 written with correct additional information is shipped.例文帳に追加

付加情報の最下位ビットにはパリティビットが書き込まれており、製品出荷時に、パリティチェック論理回路１０ａ〜１０ｄによって付加情報のパリティチェックを行い、該付加情報が正しく書き込まれている半導体集積回路装置１のみを出荷する。 - 特許庁

The semiconductor integrated circuit device 1 is provided with a plurality of basic cells 5 which are provided with a logic transistor 2 for logical computation and a power switch transistor 3 that can interrupt leak current when the logical transistor 2 does not work.例文帳に追加

半導体集積回路装置１は、論理演算を行なう論理トランジスタ２と、この論理トランジスタ２の不動作時にリーク電流を遮断できる電源スイッチトランジスタ３とを内部に有する基本セル５を複数備えている。 - 特許庁

To diagnose the positions or the number of bad timing of an integrated circuit provided with a plurality of processing cores, and diagnosed to be normal in logic but not in timing, and moreover to improve the bad timing on the basis of the positions and the number of the bad timing.例文帳に追加

複数の処理コアを有しロジックは正常であるがタイミング不良であると診断された集積回路の不良位置もしくは不良数を診断できるようにし、さらに、タイミング不良の位置や数に基づいて当該タイミング不良を改善できるようにする。 - 特許庁