「logic integrated circuit」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The semiconductor integrated circuit device is provided with a function of fixing a logic circuit between a flip-flop circuit and another flip-flop circuit of next stage to a prescribed state in a stop or standby state of the semiconductor integrated circuit device to determine an ON state or an OFF state of each MOSFET configuring the logic circuit.例文帳に追加

本発明の半導体集積回路装置では、前記半導体集積回路装置の停止または待機時に、フリップフロップ回路と次段フリップフロップ回路との間の論理回路を所定の状態に固定する機能を備えることにより、論理回路を構成する各ＭＯＳＦＥＴのオン状態またはオフ状態を決定する。 - 特許庁

The semiconductor integrated circuit includes a logic circuit which has a plurality of logic gates, a signal transition detecting circuit which detects transition of a signal passing through the logic circuit and outputs a detection signal, and an enable signal generating circuit which outputs an enable signal according to the detection signal.例文帳に追加

複数の論理ゲートを有する論理回路と、前記論理回路を流れる信号の遷移を検出して検出信号を出力する信号遷移検出回路と、前記検出信号に基づいて、イネーブル信号を出力するイネーブル信号生成回路と、を備えたことを特徴とする半導体集積回路が提供される。 - 特許庁

In addition, the flat display device has a digital IC in which the digital circuit which processes the digital logic signal is integrated, an analog IC connected to the digital IC and in which the analog circuit which processes the analog signal with the voltage higher than that of the digital logic signal is integrated and a flat display panel which indicates a video image using a signal from an analog integrated circuit.例文帳に追加

また、本発明に係る平板表示装置は、ディジタルロジック信号を処理するディジタル回路が集積されたディジタルＩＣと前記ディジタルＩＣと接続され、前記ディジタルロジック信号より高い電圧のアナログ信号を処理するアナログ回路が集積されたアナログＩＣと前記アナログ集積回路からの信号を用いて映像を示す平板表示パネルとを備える。 - 特許庁

To provide a circuit design method capable of optimizing a clock control circuit for performing logic extraction of a clock control circuit of a semiconductor integrated circuit in a short time.例文帳に追加

半導体集積回路のクロック制御回路の論理抽出を短時間に行い、クロック制御回路を最適化できる回路設計方法を提供する。 - 特許庁

This semiconductor integrated circuit incorporates a CPU 102, a ROM 101 and a FPGA 103 as a programmable logic circuit, and a ROM program modification circuit 103a that is a circuit for the partial modification of the program in the ROM is constructed in the FPGA.例文帳に追加

ＣＰＵ１０２とＲＯＭ１０１とプログラマブル論理回路としてのＦＰＧＡ１０３を内蔵し、ＦＰＧＡ内にＲＯＭ内のプログラムを部分的に修正する回路であるＲＯＭプログラム修正回路１０３ａを構築する。 - 特許庁

To shorten time required for reconfiguration and continue an operation of a section except failure sections in a logic integrated circuit which reconfigures a reconfigurable circuit into functions of a fixed circuit when a failure occurs in the fixed circuit.例文帳に追加

固定回路の障害時に、再構成可能な回路を固定回路の機能に再構成する論理集積回路において、再構成時間を短縮し、且つ障害部位以外の動作を継続する。 - 特許庁

To provide a BiCDMOS structure implementing all of a DMOS (doubly diffused metal oxide silicon) power circuit, a CMOS (complementary metal oxide silicon) digital logic circuit and a complementary bipolar analog circuit on a single integrated circuit chip and a method of manufacturing the same.例文帳に追加

ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。 - 特許庁

To suppress an increase in circuit area in a semiconductor integrated circuit, and to each decrease the consumption electric power during scanning testing and during built-in self-testing of logic circuit (logic BIST), without affecting the function operating speed.例文帳に追加

半導体集積回路において、回路面積の増加を抑え、またファンクション動作速度に影響を与えることなく、スキャンテスト中及びロジック回路部分の組み込み自己テスト（ロジックＢＩＳＴ）中の消費電力を低減する。 - 特許庁

To provide a semiconductor integrated circuit that prevents malfunction of an internal logic circuit due to simultaneous operating noise in an output buffer by stopping the operation of the internal logic circuit in the case that the number of simultaneous operations of the output buffer exceeds a reference number.例文帳に追加

出力バッファの同時動作の数が基準値を超えた場合、内部ロジック回路の動作を停止することにより、出力バッファの同時動作ノイズによる内部ロジック回路の誤動作を防ぐ半導体集積回路を提供する。 - 特許庁

In the DC test, a test signal for the DC test is output from the tester 20 and is input into each logic circuit 31, and an output signal output from each logic circuit 31 is returned to the tester 20 by time sharing in each semiconductor integrated circuit via the input/output terminals B1-Bm and F1-Fm.例文帳に追加

ＤＣ試験時には、テスタ２０からＤＣ試験用のテスト信号を出力させて各論理回路３１に入力させ、各論理回路３１から出力する出力信号を入出力端子Ｂ１〜Ｂｍ，Ｆ１〜Ｆｍを介して半導体集積回路毎に時分割でテスタ２０に戻す。 - 特許庁

To obtain a semiconductor integrated circuit device which can increase the access speed to the memory cell of the memory cell section of a DRAM by reducing the resistance of the bit line or capacity connection of the memory cell section by siliciding the diffusion layer of a logic circuit section in a chip in which the memory cell section and the logic section of a peripheral circuit integrally coexist.例文帳に追加

ＤＲＡＭのメモリセル部と、周辺回路のロジック部とを一体化した混載チップで、論理回路部の拡散層を珪化物化して高速化、高集積化しつつ、メモリセル部のビット線接続や容量接続の抵抗を低減して該セルへのアクセスの高速化を可能にする装置を提供する。 - 特許庁

This cell-based semiconductor integrated circuit 1 having a usual logic circuit has an electric power source noise generating circuit 2 for imparting a noise onto the usual logic circuit, and a control circuit 3 for controlling the electric power source noise generating circuit 2, and the electric power source noise generating circuit 2 is arranged in stead of a filler cell in an unoccupied area having no electric power source noise generating circuit 2.例文帳に追加

通常論理回路を有するセルベースの半導体集積回路１において、通常論理回路にノイズを与える電源ノイズ発生回路２と、電源ノイズ発生回路２を制御する制御回路３と、を有し、電源ノイズ発生回路２は、通常論理回路がない空きエリアにフィラーセルの替わりに配置されている。 - 特許庁

The arithmetic logic circuit 74 refers to a sub-window count value and a full-window count value and computes a sub-window integrated value on the basis of the peak value (full-window integrated value) of the integration signals.例文帳に追加

論理演算回路７４では、積分信号のピーク値（フルウインドウ積分値）を基に、サブウインドウカウント値とフルウインドウカウント値を参照してサブウインドウ積分値を計算する。 - 特許庁

To provide a plastic conductive thin-wire element based on a new operation principle and to provide a logic element which uses this element and an integrated circuit which is highly integrated and reducible in power consumption.例文帳に追加

新しい動作原理に基づく可塑導電性細線素子を提供し、この素子を用いた論理素子、及び高集積化、低消費電力化が可能な集積回路を提供する。 - 特許庁

To reduce labor and time used in a test for soundness confirmation or the like of a highly integrated logic integrated circuit used in a safety protection system of a plant.例文帳に追加

プラントの安全保護系システムに用いられる高集積な論理集積回路の健全性確認などの試験に費やす手間と時間を短縮させる。 - 特許庁

To provide a device and a method for testing integrated circuits achieving reduction in time and cost, required for testing of an integrated circuit equipped with a plurality of logic circuits.例文帳に追加

複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる集積回路試験装置および試験方法を提供する。 - 特許庁

To provide a high-speed, low power consumption logic device capable of reducing a power consumption and making the speed of operation higher by controlling the operation modes of respective transistors constituting a logic device, while coping with the operating condition of respective transistors upon constituting the logic device, when the logic device is constituted of a master slice type integrated circuit, capable of reducing a cost and a time for designing a mask.例文帳に追加

マスク設計のための費用と期間を短縮できるマスタースライス型集積回路により、論理装置を構成する場合に、その論理装置を構成するそれぞれのトランジスタの動作モードを、論理装置を構成した場合のそれぞれのトランジスタの動作状態に対応して制御し、低消費電力化と動作の高速化を行うことが可能な高速低消費電力論理装置を提供する。 - 特許庁

A semiconductor integrated circuit 1A includes: an input buffer 11 which attenuates amplitude of a noise component in an input signal IN to output a noise removal signal OUT; and logic circuits 12, 13 which latch logic signals according to change of a logic level of the noise removal signal OUT when the logic level changes.例文帳に追加

半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 - 特許庁

For signal wiring formed on each different wiring layer in order to interconnect a first logic element and a second logic element arranged on a semiconductor integrated circuit and interconnected through vias, timing analysis is performed between the first logic element and the second logic element (S02), an a decision is made whether a signal propagation delay time satisfies a specified reference value or not (S03, S04).例文帳に追加

半導体集積回路に配置される第１論理素子と第２論理素子を互いに接続するために、異なる配線層にそれぞれ形成され、且つビアを通して互いに接続する信号配線に対して、前記第１論理素子と前記第２論理素子間のタイミング解析をおこない（Ｓ０２）、信号伝播遅延時間が所定の基準値を満たすか否かを判定する（Ｓ０３、Ｓ０４）。 - 特許庁

Each controller integrated circuit (IC) is provided with a controller IC, a memory control logic controlling communication between the data memories connected to the controller IC, a parity logic calculating the parity information of the data communicated to or from the data memories, a logic communicating with IC accompanying the parity information to or from a companion IC and a logic communicating the data to or from the companion IC.例文帳に追加

各コントローラ集積回路（ＩＣ）は、コントローラＩＣと、コントローラＩＣに接続されたデータメモリとの間の通信を制御するメモリ制御ロジックと、データメモリに／から通信されるデータのパリティ情報を計算するパリティロジックと、パリティ情報を随伴するＩＣに／から通信するロジックと、随伴ＩＣに／からデータを通信するロジックとを備える。 - 特許庁

The semiconductor integrated circuit includes a logic circuit (65) having a scan path flip-flop and a test circuit (70) executing a scan path test.例文帳に追加

スキャンパスフリップフロップを有する論理回路（６５）と、スキャンパステストを実行するテスト回路（７０）とを具備する半導体集積回路を構成する。 - 特許庁

To provide a semiconductor integrated circuit having a PLL circuit for easily generating a PLL clock signal having an arbitrary number of clocks with a logic circuit.例文帳に追加

ロジック回路により任意のクロック数を有するＰＬＬクロック信号を簡単に生成するＰＬＬ回路備えた半導体集積回路を提供する。 - 特許庁

A semiconductor integrated circuit is provided with a logic circuit and a plurality of semiconductor memory devices formed on a semiconductor substrate, and a refresh control circuit for controlling the semiconductor memory devices.例文帳に追加

半導体基板上に形成される論理回路および複数の半導体記憶装置と、半導体記憶装置を制御するリフレッシュ制御回路とを有する。 - 特許庁

This integrated circuit device comprises a high-speed I/F circuit block HB that performs data transfer through a serial bus, and logic circuit block for drivers LB that generates display control signals.例文帳に追加

集積回路装置は、シリアルバスを介してデータ転送を行う高速Ｉ／Ｆ回路ブロックＨＢと、表示制御信号を生成するドライバ用ロジック回路ブロックＬＢを含む。 - 特許庁

The integrated circuit device 10 includes a high-speed I/F circuit block HB which performs data transfer via a serial bus and a logic circuit block LB for a driver which generates a display control signal.例文帳に追加

集積回路装置１０は、シリアルバスを介してデータ転送を行う高速Ｉ／Ｆ回路ブロックＨＢと、表示制御信号を生成するドライバ用ロジック回路ブロックＬＢを含む。 - 特許庁

Thus, average operation processing speed of the logic circuit 1 matches with the system clock speed, and the semiconductor integrated circuit eliminates a waiting time and reduces power consumption while realizing required performance from the external circuit.例文帳に追加

こうして、論理回路１の平均演算処理速度はシステムクロック速度に一致し、外部回路からの要求性能を実現しつつ、待ち時間をなくして消費電力を低減することができる。 - 特許庁

To provide an integrated circuit device incorporating a bus interface circuit allowing coping with various bus systems to allow a host side to cope with a contingency in a minimum level even if the contingency occurs in an internal logic circuit.例文帳に追加

様々なバスシステムに対応可能で、内部論理回路に不測の事態が発生してもホスト側で最低レベルの対応が可能なバスインターフェース回路を内蔵する集積回路装置の提供。 - 特許庁

A device is constituted by adding a measuring circuit which measures the number of signal changes of a gate to the logic circuit whose power consumption is calculated in the integrated circuit.例文帳に追加

集積回路中の消費電力を算出すべき対象論理回路に、ゲートの信号変化数を計測する計測回路を付加してデバイスを構成する。 - 特許庁

In this integrated circuit, a logic circuit which controls a transistor included in a current path through which a leakage current flows between the input part and the output part, is added to the comparator circuit.例文帳に追加

本発明の集積回路では、コンパレータ回路に、入力部および出力部の間の、リーク電流が通る電流パスに含まれるトランジスタを制御する論理回路を追加する。 - 特許庁

To adjust the skews of the clock signals easily to each other by reducing the circuit scale in a semiconductor integrated circuit containing memory cells, such as RAM and the like, and a sequential logic circuit, such as a flip-flop and the like.例文帳に追加

ＲＡＭ等のメモリセルとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計において、回路規模を削減しながらクロック信号のスキューを容易に合わせる。 - 特許庁

To provide a semiconductor integrated circuit which suppresses a change of an output delay time due to a substrate effect of a circuit in which a plurality of n-MOS transistors are connected in series with each other in a CMOS logic circuit.例文帳に追加

ＣＭＯＳ論理回路において、複数のｎＭＯＳトランジスタを直列接続した回路の基板効果による出力遅延時間の変動を抑える半導体集積回路を提供する。 - 特許庁

This semiconductor integrated circuit 201 mounted on the board 100 comprises a normal circuit part composed of an internal logic part 113 and a circuit part 231 operating at the time of testing.例文帳に追加

基板１００に実装された半導体集積回路２０１は、内部ロジック１１３からなる通常の回路部分とテスト時に動作する回路部分２３１から構成されている。 - 特許庁

First rails constituting power mesh wiring are configured (a)to supply power to one or more components of a core logic of the integrated circuit, (b)to be aligned with a first axis of the integrated circuit, and (c) such that the mesh has a uniform voltage gradient from a perimeter of the integrated circuit to a center of the integrated circuit along the first axis.例文帳に追加

パワーメッシュ配線を構成する、第１のレールは、（ａ）集積回路のコアロジックの１つ以上のコンポーネントに電源を供給し、（ｂ）集積回路の第１の軸に対して位置合わせされ、（ｃ）メッシュが第１の軸に沿って集積回路の境界から集積回路の中心に一様な電圧傾度を有するように構成される。 - 特許庁

To provide a semiconductor integrated circuit capable of testing a clock enable logic and a clock gating cell without necessitating a separate flip-flop for testing (operation of) a combination circuit constituting an enable logic of a clock gating.例文帳に追加

本発明は、クロックゲーティングのイネーブルロジックを構成する組合せ回路部（動作）試験用のフリップフロップを別個に必要とせずにクロックイネーブルロジック及びクロックゲーティングセルを試験可能な半導体集積回路を提供することを目的とする。 - 特許庁

To enable efficient RTL-simulation-based verification of logic functions and timings of a designed logic circuit, and corrections thereto according to the verification results in an upstream side of the design process, in semiconductor integrated circuit design.例文帳に追加

半導体集積回路の設計において、設計した論理回路の論理機能やタイミングをＲＴＬシミュレーションで効率的に検証できるようにするとともに、該検証結果に基づいて設計工程の上流側での修正を可能とする。 - 特許庁

In the cell 1, therefore, whether an integrated programmable logic/connecting section 12 functions as a programmable logic circuit or programmable connecting circuit is decided in accordance with designated mode information stored in a mode information storage section 11.例文帳に追加

このため基本セル１では、モード情報記憶部１１に記憶されたモード情報の指定に応じて、統合型プログラマブル論理／結線部１２が、プログラマブル論理回路として機能するか、プログラマブル結線回路として機能するかが決定される。 - 特許庁

To save a space of analysis logic and to dispense with reassembly of a hardware circuit whenever the logic is updated by enabling to construct a simple CPU core with high performance on a logical integrated circuit such as FPGA.例文帳に追加

ＦＰＧＡ等の論理集積回路上において、簡易で高パーフォーマンスのＣＰＵコアを構築することができるようにして、解析ロジックの省スペース化を図ると共に、ロジック更新の度にハードウェア回路を組み替える必要をなくす。 - 特許庁

To realize a semiconductor integrated circuit that includes a level conversion circuit having a high degree of permissibility of an element characteristic with low power consumption that converts a very small logic level such as about 0.5 V into about 1 V to 3 V being a conventional logic level.例文帳に追加

０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換する低消費電力で素子特性に対する許容度の大きいレベル変換回路を含む半導体集積回路の実現を図る。 - 特許庁

The logical integrated circuit 2 is provided with a selection terminal and a switch element 6 interposed between the output terminal 118 of the bus holding circuit 102 and the data input terminal 116 and the switch element 6 is turned ON when the logical level of the signals inputted to the selection terminal 4 is the logic '1' and is turned OFF when it is the logic '0'.例文帳に追加

論理集積回路２は、選択端子４と、バスホールド回路１０２の出力端子１１８とデータ入力端子１１６との間に介在するスイッチ素子６とを備え、スイッチ素子６は選択端子４に入力される信号の論理レベルが論理”１”のときオン、論理”０”のオフとなる。 - 特許庁

An extraction information integration unit 7 integrates these pieces of information, an extraction information conversion unit 8 converts the integrated information into a logic verification data format, a simulation execution unit 9 performs the logic verification of a circuit, and a result creation unit 10 creates logic verification result data of a development connection drawing format, a time chart format, and a text format in which corresponding circuit elements are linked.例文帳に追加

抽出情報統合部７がこれらの情報を統合し、抽出情報変換部８が論理検証用データ形式に変換して、シミュレーション実行部９が回路の論理検証を行い、結果作成部１０が対応する回路素子同士がリンクした展開接続図形式、タイムチャート形式およびテキスト形式の論理検証結果データを作成する。 - 特許庁

In the rewritable integrated circuit element 3, two or more input/output electrodes 11 are assigned beforehand to one logic circuit 9 to which a specific function is set.例文帳に追加

書き換え可能な集積回路素子３では、特定の機能が設定された１つの論理回路９に対して予め２以上の入出力電極１１が割り当てられている。 - 特許庁

In a logic cell area 52 of a semiconductor integrated circuit, a resistor network 54 is generated as a circuit equivalent to power wiring according to wire pitches, wire widths and sheet resistances of the power wiring.例文帳に追加

半導体集積回路の論理セル領域５２に、電源配線の配線ピッチ、配線幅とシート抵抗に基づいて電源配線の等価回路である抵抗網５４を生成する。 - 特許庁

A semiconductor integrated circuit is provided with a logic, a memory, and a voltage generating circuit generating plural internal power source voltage, based on plural external power source voltage supplied externally in different timing and supplying them to the memory.例文帳に追加

半導体集積回路は、ロジック、メモリ、および、外部より異なるタイミングで供給される複数の外部電源電圧に基づき複数の内部電源電圧を発生しメモリ供給する電圧発生回路を備えている。 - 特許庁

To provide an integrated circuit comprising a digital circuit mechanism, having at least one digital logic cell and at least one skew adjustment cell.例文帳に追加

少なくとも１つのデジタル論理セルおよび少なくとも１つのスキュー調整セルを有するデジタル回路機構を備えた集積回路を提供すること。 - 特許庁

To shorten, remarkably compared with hitherto, a time required for display of a response signal by applying to emulation of an integrated circuit by a logic circuit, concerning a testing device.例文帳に追加

本発明は、試験装置に関し、ロジック回路による集積回路のエミュレーションに適用して、応答信号の表示に要する時間を従来に比して格段的に短くすることができるようにする。 - 特許庁