「logic processor」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To reduce power consumption by relieving a load of a main processor to reconfigure a programmable logic circuit and to enhance the performance of the system as a whole.例文帳に追加

プログラマブル論理回路を再構成するためのメインプロセッサの負荷を大幅に軽減させ、低消費電力化を図るとともに、システム全体のパフォーマンスを向上させた情報処理システムを提供する。 - 特許庁

A program and an adjustable digital signal processor 104 are used instead of a conventional analog charge pump and a loop filter to constitute a filter element 102 on the programmable logic device (PLD).例文帳に追加

従来のアナログチャージポンプおよびループフィルタの代わりに、プログラムおよび調整が可能なデジタル信号プロセッサ１０４を使用してフィルタエレメント１０２をプログラマブルロジックデバイス（ＰＬＤ）上に構成する。 - 特許庁

This converter is realized by an asynchronous logic circuit so that a time for performing conversion operation may be shorter than the shortest time interval to the next change of data in the output of the data processor.例文帳に追加

この変換装置は、変換動作を実行する時間がデータ処理装置の出力にあるデータの次の変化に対する最短時間間隔よりも短いように非同期ロジック回路で実現される。 - 特許庁

This judged result is transmitted to a user logic circuit 20, when no off-track is caused, writing operation is continued as it is, when an off-track is caused, an operation processor 16 generates an interruption.例文帳に追加

判定結果は、ユーザ論理回路２０に送信され、オフトラックが発生していなければ、そのまま書き込み動作を続け、オフトラックが発生していれば、演算処理装置１６に対して割り込みを発生させる。 - 特許庁

A global processor 10 executes, at prescribed timing, parallel addition processing of controlling an ALU (Arithmetic Logic Unit) 14 so that the count value C12 is accumulated to a count value C15 stored in the corresponding counter register 15, and the global processor 10 performs such control as to reset the count value C12 stored in each micro-counter 12.例文帳に追加

グローバルプロセッサ１０は、所定のタイミングで、カウント値Ｃ１２を、対応するカウンタレジスタ１５に格納されたカウント値Ｃ１５に累積加算するようにＡＬＵ１４を制御する並列加算処理を実行し、各マイクロカウンタ１２に格納されたカウント値Ｃ１２をリセットするように制御する。 - 特許庁

To improve performance by avoiding unconditional processor serialization after the execution of an SPKA instruction by providing processor serializing control logic, which can execute a specific instructions without serializing processors in almost all cases.例文帳に追加

ＩＢＭ ＥＳＡ／３９０のＳＰＫＡ命令をオーバーラップさせて実行でき、ＳＰＫＡ命令の実行後にプロセッサの直列化を大抵の場合は必要とせずにＳＰＫＡ命令の実行を可能にする装置を含み、したがってパフォーマンスを向上できるコンピュータ・プロセッサを提供する。 - 特許庁

The processor is made to have a test circuit for detecting a hardware error in one of instruction sequencing logic, execution circuit and data storage during the function operation of the processor in response to an instruction in an instruction stream supplied by the instruction sequencing logic, and the hardware error is detected by comparing a value outputted by a redundant circuit for executing the same function in response to the test instruction.例文帳に追加

プロセッサに、命令シーケンシング・ロジックによって供給される命令ストリーム内の命令に応答して、プロセッサの機能動作中に、命令シーケンシング・ロジック、実行回路、およびデータ・ストレージの１つにおけるハードウェア・エラーを検出する試験回路をもたせて、試験命令に応答して同一の機能を実行する冗長回路によって出力される値を比較することによってハードウェアエラーを検出する。 - 特許庁

A processor has: an arithmetic and logic unit 13 performing at least one of the four arithmetic operations and a shift operation; a decimal point position register 14 holding decimal point position data of the fixed-point arithmetic; and a rounding/saturation processor 20 performing prescribed rounding and saturation processing to output of the arithmetic and logic unit 13 based on the decimal point position data held in the decimal point position register 14.例文帳に追加

四則演算とシフト演算の少なくとも一方を行う算術論理演算ユニット１３と、固定小数点演算の小数点位置データを保持する小数点位置レジスタ１４と、小数点位置レジスタ１４に保持される小数点位置データに基づいて、算術論理演算ユニット１３の出力に対して所定の丸め及び飽和処理を行う丸め／飽和処理器２０とを有する。 - 特許庁

This evaluation microprocessor constituted by a variable logic device 36 has a test interface unit 80 for connecting a first user logic 25 to the CPU bus 20 coupled with a processor core, and connecting them to an external evaluation controller 7, and user interface units 23, 24 capable of connecting the CPU bus to a target system.例文帳に追加

可変論理デバイス（３６）で構成される評価用マイクロプロセッサは、プロセッサコアが結合するＣＰＵバス（２０）に第１ユーザロジック（２５）を接続し、それらを外部の評価用コントローラ（７）に接続するテストインタフェースユニット（８０）と、ＣＰＵバスをターゲットシステムへ接続可能にするユーザインタフェースユニット（２３，２４）とを有する。 - 特許庁

Then, filtering processing is executed to an operation processing result of the internal logic part stored in the internal memory 250 between the internal memory 250 by using a controller 205 of the soft processor 200 inside the EPGA 130.例文帳に追加

そして、ＦＰＧＡ１３０内部のソフトプロセッサ２００のコントローラ２０５を用いて内部メモリ２５０との間で内部メモリ２５０に格納された内部ロジック部の演算処理結果に対してフィルタリング処理を実行する。 - 特許庁

An active region 4 where a logic circuit such as a digital signal processor is formed and a cross-like electrode pad 5 extended from a center part are disposed on a surface of the first semiconductor chip 1 arranged on a lower side.例文帳に追加

下側に配置する第１半導体チップ１の表面には、例えばデジタル信号プロセッサ等の論理回路が形成された活性領域４と、略中央部から伸びた十字状の電極パッド５を有する。 - 特許庁

When being instructed by a control logic processor, the transceiver communicates with a transponder to read preserved data like production data of a film derived from the transponder and preserves used and processing data in the transponder.例文帳に追加

制御論理プロセッサで指示されると、トランシーバーはトランスポンダーと通信して、トランスポンダ由来のフィルムの製造データ等の保存データを読み取り、メモリ保存のためのに前記トランスポンダに使用及び処理データを保存する。 - 特許庁

To provide an arithmetic processor including an ALU (arithmetic logic unit) having a plurality of arithmetic circuits each for performing a group of associated arithmetic operations such as finite field operations or modular integer operations.例文帳に追加

有限体演算やモジュラ整数演算など一群の関連する算術演算をそれぞれパフォームする複数の算術回路を有するＡＬＵを含むことを特徴とする算術プロセッサを提供すること。 - 特許庁

The transceiver can read manufacture data concerning the consumption article from the responder as shown by a control logic processor and simultaneously data on use and processing is transmitted to the transceiver in order to store it in the memory.例文帳に追加

制御論理プロセッサにより示されたように、トランシーバーは、応答器から消耗品に関する製造データを読むことができると同時に、使用と処理のデータをメモリに収めるためにトランシーバーに送ることもできる。 - 特許庁

In accordance with the instruction of a control logic processor 14, the transceivers 50 read the production data of the photosensitive paper or processing agents of the consumables from the transponders 54 and write consumption data and processing data into the transponders 54.例文帳に追加

制御論理プロセッサ１４の指示にしたがって、トランシーバ５０は、トランスポンダ５４から消耗品の感光紙または処理剤の製造データを読み取ると共に、使用量データと処理データとをトランスポンダ５４に書き込む。 - 特許庁

To provide an image processor capable of processing signals corresponding to a plurality of observation lights with a reduced scale of a circuit and displaying a still image of an observation image even in a constitution of a programmable logic device.例文帳に追加

複数の観察光に対応した信号処理を、少ない回路規模で実現することと、プログラミング可能な論理素子の構成中においても、観察画像の静止画表示を可能にする画像処理装置を提供する。 - 特許庁

A selection switch 4 for short-circuiting an unused high order address signal of a ROM 1 to fixed logic '1', '0' is provided by using the ROM 1 having capacity being larger than address space used by a processor by twice or more.例文帳に追加

プロセッサが使用するアドレス空間より２倍以上大きい容量を持つＲＯＭ１を使用し、ＲＯＭ１の未使用上位アドレス信号を、”１”、”０”固定論理にショートするための選択スイッチ４を付ける。 - 特許庁

The central controller 155 for a powder coating system 100 has a single processor 200 connected to a memory 205, a gun controller input/output device 210 and gun control logic 215 for controlling a characteristic of a spray gun 115.例文帳に追加

粉末コーティングシステム１００の中央コントローラ１５５は、メモリ２０５に接続されたシングルプロセッサ２００、ガンコントローラ入出力デバイス２１０、およびスプレーガン１１５の特性を制御するガン制御ロジック２１５を有する。 - 特許庁

The protection software is started based on an instruction inserted to a home page, so as to enable the acquisition of information intrinsic to the information processor, the biometrics information, and a serial number generated in accordance with prescribed logic.例文帳に追加

ホームページに挿入された命令により、保護ソフトウェアの起動がされ、情報処理装置固有の情報の取得、バイオメトリクス情報の取得及び所定のロジックに従い生成されるシリアル番号の取得が可能である。 - 特許庁

A control logic processor 34 responds to programmed instructions for alternately energizing the first and second light sources in a sequence and obtaining both contour fringe projection data and color image data.例文帳に追加

制御論理プロセッサ３４は、第１の光源と第２の光源とに順次、電力を交互に供給し、輪郭干渉縞投影データおよびカラー画像データの両方を取得するためのプログラムされた命令に応答する。 - 特許庁

To each PE(processor element), to a first MPX(multiplexer) connected to an arithmetic and logic unit that the PE has, two routes for the direct input from the respective PEs adjoining both sides of the PE are added.例文帳に追加

各ＰＥ（プロセッサエレメント）は、該ＰＥが備える算術論理演算器へ接続する第１のＭＰＸ（マルチプレクサ）に対し、その両側に隣接する夫々のＰＥから直接入力する経路を二つ付加される。 - 特許庁

The compression/coding means and the transmission/ coding means provided within the picture transmission unit 200-1 each has a rewritable nonvolatile memory for storing programs with procedures corresponding to the coding format and the communication protocol respectively, a digital signal processor which executes signal processing according to the program stored in the memory, and a field programmable logic array which executes logical operation according to set logic conditions.例文帳に追加

映像伝送ユニット２００−１内に設けられる画像圧縮符号化手段と伝送符号化手段は、例えば、書き換え可能な不揮発性メモリに格納されたプログラムによって信号処理を行うディジタル信号プロセッサと、設定された論理条件で演算処理を行うフィールド・プログラマブル・ロジック・アレイとで構成されている。 - 特許庁

In addition to an execution core containing a fetch/decoding means, an arithmetic logic unit (ALU) and a general-purpose register group, a processor has a multimedia extension (MMX) register 58 and an SIMD extension instruction (SSE and SSE2) register 60.例文帳に追加

プロセッサに、フェッチ／復号化手段と、算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアに加え、マルチメディア拡張（ＭＭＸ）レジスタ５８およびＳＩＭＤ拡張命令（ＳＳＥ及びＳＳＥ２）レジスタ６０を備える。 - 特許庁

A control logic processor is responsive to a predetermined instruction or programmed instructions to adjust the intensity over one or more portions 56 and 58 on the fringe pattern 50 according to the image data obtained from the detector.例文帳に追加

制御論理プロセッサは、パターン５０上の一部分又は複数部分５６，５８に亘り強度を調整する動作を、検出器の出力からもたらされる画像データに基づき、所与の指令乃至指令群に従い実行する。 - 特許庁

For dynamically modifying the number of the processors active in the multi-node data processing system, embodiments include transformations, code (program), state machines or other logic to change the portion of BIOS that a processor loads on power-on.例文帳に追加

マルチノード・データ処理システムにおいてアクティブなプロセッサの数を動的に変更する際に、一実施形態は、電源投入時にプロセッサがロードするＢＩＯＳの部分を変更するための、変換、コード（プログラム）、状態機械、又は他の論理を含む。 - 特許庁

The core processor logic loads the first new instruction from the patch table into the patch buffer, stores the first replacement cache line from the patch buffer into the lockable cache, and locks the first replacement cache line into the lockable cache.例文帳に追加

該コアプロセッサ論理は、第一新命令を該パッチテーブルから該パッチバッファ内にロードし、該第一置換キャッシュラインを該パッチバッファから該ロック可能なキャッシュ内に格納し、且つ該第一置換キャッシュラインを該ロック可能なキャッシュ内にロックさせる。 - 特許庁

The control logic, when the secured entry instruction is decoded, finds the entry corresponding to the processor from a matching table of the master authenticated code module to read out a master header and an individual authenticated code module form the master authenticated code module.例文帳に追加

制御論理は、セキュアなエントリ命令が復号されると、マスタ認証済みコードモジュールの整合テーブルから、プロセッサに対応するエントリを見つけ、マスタ認証済みコードモジュールからマスタヘッダおよび個々の認証済みコードモジュールを読み出す。 - 特許庁

Consequently, in a processor for specific use, the custom logic can trigger broad and varied refined actions by detecting the writing operation to one of the optional number of specific memory addresses in a memory window.例文帳に追加

したがって、特定用途のプロセッサーにおいて、カスタムロジックは、メモリーウインドウにおける任意の数の特定メモリーアドレスの１つへの書き込みオペレーションを検出することによって、広く多様な洗練されたアクションをトリガーすることができる。 - 特許庁

To efficiently operate the debug of software and the verification of a peripheral circuit while making the reduction of a necessary storage capacity and high speed and accurate simulation compatible in software to be performed by a processor on a logic circuit.例文帳に追加

論理回路上のプロセッサで実行されるソフトウェアについて、必要な記憶容量の削減と高速かつ正確なシミュレーションとの双方を両立させながら、ソフトウェアのデバッグおよび周辺回路の検証を効率的に行なう。 - 特許庁

Each of cards 13a to 13d is provided with a PCI bridge side interface processing group 13 out of interface logic between a PCI bridge 130 and a decoder 212, each client device 210 is provided with a decoder side interface processor 211 out of the interface logic, and the interface processing group 131 is connected to the interface-processing part 211 through cables 3a to 3p for executing communication.例文帳に追加

各カード１３ａ〜１３ｄは、ＰＣＩブリッジ１３０とデコーダ２１２との間のインターフェースロジックのうちのＰＣＩブリッジ側のインターフェース処理群１３１を備え、各クライアント装置２１０は、前記インターフェースロジックのうちのデコーダ側のインターフェース処理部２１１を備え、インターフェース処理群１３１とインターフェース処理部２１１との間は、ケーブル３ａ〜３ｐによって通信接続される。 - 特許庁

Further, each processor element includes M-pieces of condition register parts for storing condition data output from the individual arithmetic logic units, and during conditional instruction execution, according to the condition data stored in the condition register parts, each of the corresponding arithmetic logic units determines whether the operation is executed or not.例文帳に追加

そのようなＳＩＭＤ型マイクロプロセッサにおいて、更に、各プロセッサエレメントが、個々の算術論理演算回路から演算出力された条件データを格納する条件レジスタ部をＭ個装備しており、条件付き命令実行の際に、条件レジスタ部に格納された条件データにより、対応する算術論理演算回路の夫々が演算を実行するか否かを決定することを特徴とする。 - 特許庁

Then, when any trouble is generated in the processor 110, the FPGA 150 configures a logic circuit for carrying out the corresponding processing related to the trouble of each part of the radio base station 10 in the inside on the basis of circuit setting information for troubleshooting stored in a trouble processing system ROM 180, and carries out troubleshooting in place of the processor 110.例文帳に追加

一方、プロセッサ１１０に障害が発生した場合には、ＦＰＧＡ１５０は、障害処理系ＲＯＭ１８０に記憶された、障害対応処理用回路設定情報に基づいて、内部に無線基地局１０の各部の障害に関する対応処理を実行するための論理回路を構成し、プロセッサ１１０に代わって障害対応処理を実行する。 - 特許庁

This boarding medium processor comprises a determination board A determining on determination items such as passing propriety and a settlement result based on boarding medium information read by a reader/writer 11, and a determination board B determining based on determination logic different from the determination board A.例文帳に追加

リーダライタ１１が読み取った乗車媒体情報に基づき、通行可否や精算結果等の判定項目について判定を行なう判定ボードＡと、判定ボードＡとは異なる判定ロジックにより判定を行なう判定ボードＢとを備える。 - 特許庁

In the radio communication card which can be mounted in the card slot of an information processor, a radio communication logic is stored in the card base 100 and the antenna part 7 to constitute at least a part of the surface is provided on the surface of the card base 100.例文帳に追加

情報処理装置のカードスロットに装着可能な無線通信カードであって、カード基体１００には無線通信ロジックを収納し、カード基体１００の表面には表面の少なくとも一部を構成するアンテナ部７を設ける。 - 特許庁

The CPU 2 of an MPU 1 comprises a main processor 6, a coprocessor 3 including the SIMD arithmetic logic units ALU0 to ALU3, the register file 4 for storing operation data for ALU0 to ALU3, and a direct memory access controller (DMAC) 15.例文帳に追加

ＭＰＵ１のＣＰＵ２は、メインプロセッサ６と、ＳＩＭＤ型の演算器ＡＬＵ０…ＡＬＵ３を含むコプロセッサ３と、ＡＬＵ０…ＡＬＵ３の演算データを格納するレジスタファイル４と、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１５とで構成されている。 - 特許庁

A processor is equipped with an instruction unit 1, a load/store unit 2, a register unit including a floating-point register 4, and an arithmetic logic unit(ALU) 5 which is a floating-point unit(FPU) type.例文帳に追加

非数（ＮａＮ）標準をサポートし、ロード／ストア・ユニット、レジスタ・ユニット、演算論理ユニットを備える種類のプロセッサであり、エラーを生じたロードの後でロード／ストア・ユニットにロードされたデータにマーク付けするエラー・フラグを有するＲＩＳＣ又はＣＩＳＣプロセッサである。 - 特許庁

The image processor 2 and the control logic part 3 extract variations of the images from the monitoring cameras 1, 5 in response to a control signal 10 generated from the electric equipment at the time of the generation of the arc discharge, and locate the places where the arc discharges are generated.例文帳に追加

画像処理装置２および制御論理部３は、アーク放電の発生時に電気設備から生成される制御信号１０に応答して、監視カメラ１、５からの各画像の変化を抽出し、アーク放電の発生場所を標定する。 - 特許庁

To provide an optical pickup which can secure compatibility with detection of a focus error signal by an "astigmatism method" in terms of an arithmetic logic, and can use a conventional FEP (front end processor) while having the advantage of using an "SSD method".例文帳に追加

「ＳＳＤ法」を用いることの利点をそのまま備えつつ、演算論理上は「非点収差法」によるフォーカスエラー信号の検出との互換性を確保し、従来のＦＥＰ（フロントエンドプロセッサ）を使用することができる光ピックアップを提供する。 - 特許庁

The wireless transmitter (52) is configured to receive the load value (48) of this fastener remotely, and a processor (54) communicating with the wireless transmitter (52) includes a logic composed to watch the load value (48) of the fastener at actual time.例文帳に追加

無線受信器（５２）が、この締結具荷重値（４８）を遠隔で受信するように構成されており、無線受信器（５２）と連絡しているプロセッサ（５４）が、締結具荷重値（４８）を実時間で監視するように構成されているロジックを含んでいる。 - 特許庁

Therefore, the PLD 25 which is general, inexpensive and easy in logic change performs a part of control algorithm, and the processor 22 mainly performs the magnetic bearing control, thus attaining the digital magnetic levitation rotating device 5 which is of the low cost and high function.例文帳に追加

したがって、一般的で安価かつロジック変更も容易なＰＬＤ２５が一部の制御アルゴリズムを実行し、プロセッサ２２は磁気軸受制御を主として実行することで、安価かつ高機能なデジタル磁気浮上回転装置５が実現できる。 - 特許庁

The interpolation calculation part 3b performs interpolation calculation with the plurality of pieces of pixel value data read from the image memory 2 as input to calculate interpolation data corresponding to the logic address, and outputs the calculated interpolation data to the processor 1.例文帳に追加

また、補間演算部３ｂは、画像メモリ２より読み出された複数の画素値データを入力とした補間演算を行うことによって、論理アドレスに対応する補間データを算出するともに、算出された補間データをプロセッサ１に出力する。 - 特許庁

This processor comprises an image processing part 503 generating information related to print; and a logic communication port 507 controlling communication ports for transmitting information related to print processed by the image processing part 503 to one or more printers 515-517.例文帳に追加

印刷に関する情報を生成する画像処理部５０３と、画像処理部５０３により処理した印刷に関する情報を、一つあるいは複数の印刷装置５１５〜５１７に送出するための通信ポートを制御する論理通信ポート５０７とを備える。 - 特許庁

The wireless communication terminal is provided with a reception section 100 of a single superheterodyne structure, an analog/digital converter section 113 that quantizes IQ signals outputted from the reception system 100 into 16-bit data, a root Nyquist filter 115, a logic circuit section 119, a DSP(digital signal processor) 121, and a CPU 123.例文帳に追加

シングルスーパーヘテロダイン構造の受信系１００、受信系１００から出力されたＩＱ信号を１６ビットに量子化するＡ／Ｄ変換部１１３、ルートナイキストフィルタ１１５、論理回路部１１９、ＤＳＰ１２１およびＣＰＵ１２３を備えている。 - 特許庁

The above problem is solved by using; a logic for CPU performance profiling, which is incorporated in an instruction processor in an information processing device and called a hardware monitor; a function which generates interruption when the number of times of measurement events, provided by the logic, over a prescribed shreshold value are generated; and an interruption processing handler for executing performance profiling for an application program.例文帳に追加

本発明では、情報処理装置内の命令プロセッサに組み込まれている、ハードウェアモニタと呼ばれるCPU性能プロファイリングのための論理、およびその論理で提供されるある一定の閾値を超える回数の測定イベントが発生した際に割込みを発生する機能と、アプリケーションプログラムの性能プロファイリングを実施するための割込み処理ハンドラを用いる事で、上述の課題を解決するものである。 - 特許庁

This processor has: an instruction pipeline executing a processor instruction for defining a memory access size; and a cache memory including mapping logic wherein a cache line is stored in a plurality of memory banks each having a block size larger than the memory access size and wherein a group of consecutive bits of a size equal to the memory access size is stored in different memory banks among the plurality of memory banks.例文帳に追加

本発明にかかるプロセッサは、メモリアクセスサイズを定義するプロセッサ命令を実行する命令パイプラインと、メモリアクセスサイズより大きいブロックサイズを有する複数のメモリバンクにキャッシュラインを格納し、この複数のメモリバンクのうちの異なるものに上記メモリアクセスサイズに等しいサイズの連続したビットのグループを格納するマッピングロジックを含むキャッシュメモリとを具備する。 - 特許庁