「logic processor」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To permit the generation of a deadlock, to dissolve the condition of the generation after the generation of the deadlock, to suppress an increase in hardware cost, to easily improve frequency performance, and also to suppress an increase in logic verification cost, in an information processor having a plurality of CPUs.例文帳に追加

複数のＣＰＵを有する情報処理装置に関し、デッドロックの発生を許容し、デッドロックの発生後に、その条件を解消できるようにし、しかも、ハードウエアコストの増加を小さく抑え、周波数性能の向上を図り易く、かつ、論理検証コストの増加も小さく抑えることができるようにする。 - 特許庁

A control logic processor 44 is in control signal communication with the focus adjustment mechanism to adjust focus position, and is in image data communication with the image detector array for receiving image data obtained by the image detector array and with a memory 48 for storing the received image data corresponding to each of the sequence of focus positions.例文帳に追加

制御ロジックプロセッサ４４は、焦点調整機構と制御信号通信状態にあって、焦点位置を調整し、検出器アレイとイメージデータ通信状態にあって、検出器アレイによって得られたイメージデータを受領し、焦点位置列の各々に対応する受領されたイメージデータを記憶するメモリ４８を有する。 - 特許庁

A processor includes a logic to execute an instruction to synchronize a mapping from a guest physical address of a virtualization based system to a host physical address of the virtualization based system, stored in a translation lookaside buffer (TLB) to a corresponding mapping stored in an extended paging table (EPT) based on the virtualization based system.例文帳に追加

プロセッサは、仮想化に基づくシステムのゲスト物理アドレスから仮想化に基づくシステムのホスト物理アドレスまでの翻訳ルックアサイドバッファ（ＴＬＢ）に格納されたマッピングと仮想化に基づくシステムの拡張ページングテーブル（ＥＰＴ）に格納された対応するマッピングとを同期させる命令を実行するロジックを含む。 - 特許庁

Since the operation of an attenuation means control section 8 consisting of logic circuits of non-program control can be predicted, control of causing howling even on the occurrence of malfunction of the speech state estimate section 7 consisting of the processor 7a can be prevented, and the reliability against an external noise can be ensured.例文帳に追加

また、非プログラム制御の論理回路で構成された減衰手段制御部８の動作は予測可能であるから、プロセッサ７ａで構成された通話状態推定部７の誤動作時でもハウリングが生じるような制御が行われることを防ぐことができ、外来ノイズに対する信頼性の確保を図ることができる。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data onto the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上へ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

A 2:1 MUX 202 selects any of an extended video (1), a non- compressed video (2), and a video obtained by setting the expanded or non- compressed video in a P-in-P display support according to a pixel selection control signal from a processor, and transmits it to an OSD mixing logic 204 as a basic input.例文帳に追加

プロセッサによるピクセル選択制御信号により２：１ＭＵＸ２０２が、（１）伸長されたビデオ、（２）圧縮されていないビデオ、又は（３）伸長及び非圧縮のビデオをＰ−ｉｎ−Ｐ表示サポートにセットされたビデオのいずれかを選択して、ＯＳＤ混合ロジック２０４へ基本入力として送る。 - 特許庁

A system on-chip integrated circuit 10 includes a logic array 15 that can be set, a processor 11, and memories 13, 14 adapted to store instructions for a mission function and instructions for a configuration load function used to load setting data to the integrated circuit via an input port on the integrated circuit from an external source.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上へ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

The medical checkup data processing system 19 consists of a personal data storage 20a, a treatment material data storage 20b, a treatment material master list storage 20c, a basic data storage 20d, a past data storage 20e, a decision logic function 21, a medical examination chart generator 22, the second pre-processor 24, and a function of diagnosing checkup results 25.例文帳に追加

健康診断用データ処理装置１９において、個人情報保持部２０ａ，取扱物質情報保持部２０ｂ，取扱物質マスターリスト保持部２０ｃ，基本情報保持部２０ｄ，過去データ保持部２０ｅ，判断ロジック部２１，受診票作成部２２，第２前処理部２４，結果判定部２５をそなえて構成する。 - 特許庁

This boarding medium processor is provided with a determination board A determining on each determination item of passing propriety, a settlement route and a settlement amount based on information of a boarding medium read by a reader-writer 11, and a determination board B determining on each determination item of the passing propriety, settlement route and settlement amount by determination logic different from the determination board A.例文帳に追加

リーダライタ１１が読み取った乗車媒体の情報に基づき、通行可否、精算経路、精算金額の各判定項目について判定する判定ボードＡと、判定ボードＡとは別の判定ロジックにより通行可否、精算経路、精算金額の各判定項目につき判定する判定ボードＢとを設ける。 - 特許庁

When the digital controlled oscillator is power-increased, after being temporarily power downed, the integrated control logic starts the adjustable frequency loop from the previous operation status, based on the data held in the apparatus, thereby re-starting the feedback loops and an error processor circuit to avoid the oscillator adjustment, based on old data.例文帳に追加

一時的にパワーダウンされた後、ディジタル制御式発振器がパワーアップされるとき、統合及び制御論理が装置内に保持されたデータにもとづき、調整可能周波数ループを前の動作状態から始動し、旧データにもとづく発振器調整を回避するように、フィードバック・ループ及び誤差処理回路を再始動する。 - 特許庁

Individual series include the voting logic controller on the basis of a pair of redundant microprocessor, which each has voting processor receiving partial reactor trip signal or partial safety startup signal from each of process protection pair and producing medium reactor trip signal or medium safety startup signal corresponding to the partial signals from a predetermined number of protection pairs.例文帳に追加

列の各々は、一対の冗長なマイクロプロセッサを基部とする投票論理制御部を含み、それらの各々は、プロセス保護対の各々から部分原子炉トリップまたは部分安全始動信号を受取り、予め決められた数の保護対からの部分信号に応答して中間原子炉トリップまたは中間安全始動信号を生成する投票プロセッサを有する。 - 特許庁

In addition, when a plurality of tracing modules are provided in the data processor, the plurality of tracing modules generate a trace signal in combination with a single tracing stream with bandwidth narrower than maximum bandwidth, obtained by integrating individual tracing streams generated by the plurality of tracing modules by funnel logic in the embodiment of the present invention.例文帳に追加

さらに、複数のトレースモジュールがデータ処理装置内に設けられた場合には、本発明の実施例では、ファンネル論理によって、複数のトレースモジュールによって生成された個々のトレースストリームを集約した最大帯域幅よりも狭い帯域幅をもつ単一のトレースストリームと組み合わせて、複数のトレースモジュールによってトレース信号を生成できるように構成する。 - 特許庁

A processor includes: a control register which stores an address based on a page directory corresponding to the address space; a conversion look-aside buffer which includes an entry containing a field of an address space identifier; and an execution logic which executes an "MOV to control register" command in order to switch between the address spaces without flashing the conversion look-aside buffer.例文帳に追加

本発明のプロセッサは、アドレス空間に対応するページディレクトリに基づくアドレスを記憶する制御レジスタ、アドレス空間識別子のフィールドを含むエントリを有する変換ルックアサイドバッファ、及び変換ルックアサイドバッファをフラッシュすることなしにアドレス空間の間で切り替えを行うため、「MOV to 制御レジスタ」命令を実行する実行ロジック、を備える。 - 特許庁

A system-on-chip integrated circuit 10 includes a configurable logic array 15, a processor 11, and memories 13, 14 suitable for storing instructions for a mission function and instructions for a configuration loading function to be used for loading configuration data to a nonvolatile configuration memory in the integrated circuit from an external source via an input port in the integrated circuit.例文帳に追加

システムオンチップ集積回路１０は、設定可能ロジックアレイ１５と、プロセッサ１１と、ミッション機能用の命令、外部ソースから集積回路上の入力ポートを介して集積回路上の不揮発性設定メモリへ設定データをロードするのに用いる設定ロード機能用の命令の格納に適合したメモリ１３，１４とを備える。 - 特許庁

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a.例文帳に追加

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。 - 特許庁

The image processor for performing real-time image processing comprises a table for performing conversion from a logic memory number to a physical memory number in image processing for successively performing switching input for each frame, a table for holding a reference number of each physical memory number, a holding list of unused physical memory numbers, and the like, in which assignment of physical memories is dynamically performed.例文帳に追加

本発明は、リアルタイムで画像処理を行う装置において、フレーム毎に順次切換入力を行う画像処理で、論理メモリ番号から物理メモリ番号へ変換を行うテーブルと各物理メモリ番号の参照数を保持するテーブルと未使用物理メモリ番号の保持リスト等を設け、動的に物理メモリの割当を行う画像処理装置に関する。 - 特許庁

This data processor has a pair of arithmetic circuits 13 and 14 which simultaneously perform a logic operation about the same microinstruction, a comparator circuit 15 which decides the coincidence/ noncoincidence of both operation results of both the circuits 13 and 14 and a fault detection circuit 16 which detects the occurrence of a fault when the circuit 15 decides them as noncoincidence.例文帳に追加

本発明のデータ処理装置は、同一のマイクロ命令に関する論理演算を同時に行う一対の演算回路１３、１４と、演算回路１３、１４の双方の演算結果の一致／不一致を判定する比較回路１５と、比較回路１５によって不一致と判定されたとき故障の発生を検出する故障検出回路１６とを有している。 - 特許庁

This ROM patching device includes (1) a patch buffer for storing a first replacement cache line containing a first new instruction suitable for replacing at least a portion of the codes in the ROM, (2) a lockable cache, and (3) a core processor logic operable to read from an associated memory a patch table containing a first table entry.例文帳に追加

本発明に基づくＲＯＭパッチング装置は、（１）ＲＯＭ内のコードの少なくとも一部を置換するのに適した第一新命令を包含する第一置換キャッシュラインを格納するパッチバッファ、（２）ロック可能なキャッシュ、（３）第一テーブルエントリを包含するパッチテーブルを関連するメモリから読取るべく動作可能なコアプロセッサ論理を有している。 - 特許庁

This data processor comprises: a control register operable to store a cache control value; and data accessing logic responsive to a data access instruction and to the cache control value to look for data to be accessed in a cache if the cache control value has a predetermined value and not to look for the data to be accessed in the cache if the cache control value does not have the predetermined value.例文帳に追加

データ処理装置はキャッシュ制御値を格納するように動作する制御レジスタと、データアクセス命令および前記キャッシュ制御値に応答して、前記キャッシュ制御値が所定値を持つ場合にはキャッシュ内でアクセスすべきデータを探し、前記キャッシュ制御値が前記所定値を持たない場合には前記キャッシュ内でアクセスすべき前記データを探さないデータアクセス論理とを含んでいる。 - 特許庁

This image processor comprises a judging means 12 for judging a color separation component that needs logical operation processing in the case of needing the logical operation processing in making image formation data composed of the plurality of color separation components raster and a logic operation means 13 for applying logical operation processing only to the color separation component judged to be needed.例文帳に追加

複数の色分解成分からなる画像形成データのラスター化にあたって論理演算処理が必要となる場合に、その論理演算処理が必要となる色分解成分を判断する判断手段１２と、必要と判断した色分解成分に対してのみ論理演算処理を実行する論理演算手段１３とを備えて、画像処理装置を構成する。 - 特許庁

This invention is composed of the processor characterized by having a plurality of execution units capable of executing a plurality of threads including a first thread having a first command having a related address operand indicating a monitor address, suspending logic for suspending execution of the first thread, and a monitor for resuming the first thread in response to a memory access to the monitor address.例文帳に追加

本発明は、モニタアドレスを示す関連するアドレスオペランドを有する第１命令を有する第１スレッドを含む複数のスレッドの実行を可能にする複数の実行ユニットと、前記第１スレッドの実行をサスペンドするサスペンド論理と、前記モニタアドレスへのメモリアクセスに応答して前記第１スレッドを再開させるモニタとを有することを特徴とするプロセッサからなる。 - 特許庁

A processor 318 includes logic 322 for executing an instruction for synchronizing mapping stored in a translation look-aside buffer (TLB) 323 from system guest physical address (guest physical address) based on virtualization up to system host physical address (host physical address) based on virtualization with corresponding mapping stored in a system extension paging table (EPT) 328 based on virtualization.例文帳に追加

プロセッサ３１８は、仮想化に基づくシステムのゲストの物理アドレス（ゲスト物理アドレス）から仮想化に基づくシステムのホストの物理アドレス（ホスト物理アドレス）までの翻訳ルックアサイドバッファ（ＴＬＢ）３２３に格納されたマッピングを仮想化に基づくシステムの拡張ページングテーブル（ＥＰＴ）３２８に格納された対応するマッピングを同期させる命令を実行するロジック３２２を含む。 - 特許庁

A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.例文帳に追加

グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁

The IC card comprises a processor, a contact pad part connected to a host via a plurality of contact pads, a host interface identification part configured to have at least one pull-up resistor and at least one pull-down resistor for selectively connecting them to the contact pad part to identify a host interface condition, and a logic configured to use a plurality of interface protocols.例文帳に追加

ＩＣカードは、プロセッサと、複数の接触パッドを介してホストに接続する接触パッド部と、少なくとも１つのプルアップ抵抗及び少なくとも１つのプルダウン抵抗を有し、ホストのインタフェース状態を識別するため少なくとも１つのプルアップ抵抗及び少なくとも１つのプルダウン抵抗を接触パッド部に選択的に連結するように構成したホストのインタフェース識別部と、複数のインタフェースプロトコルを使用するように構成されたロジックとを含む。 - 特許庁