「memory-test」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

To provide a ferroelectric memory which enables speed up and simplification of a test.例文帳に追加

テストの高速化及び簡易化が図れる強誘電体メモリを提供する。 - 特許庁

A memory-test-disabling flag is provided for each of DIMM 101 to 106 to be tested.例文帳に追加

テスト対象の各ＤＩＭＭ１０１〜１０６毎にメモリテスト不可フラグを持つ。 - 特許庁

To provide a semiconductor memory in which test patterns can easily be written.例文帳に追加

テストパターンを容易に書込むことが可能な半導体記憶装置を提供する。 - 特許庁

To realize a method for a self-test of constitution elements of a semiconductor memory.例文帳に追加

半導体メモリー構成要素の自己試験のための方法を実現すること。 - 特許庁

DEVICE AND METHOD FOR PERFORMING SCREEN TEST OF DEFECT LEAKAGE FOR MEMORY DEVICE例文帳に追加

メモリ・デバイス用の欠陥漏れスクリーン・テストを実行するための装置および方法 - 特許庁

To efficiently test durability of a magnetic memory cell with respect to wrong writing of data.例文帳に追加

磁性体メモリセルのデータ誤書込に対する耐性を効率的にテストする。 - 特許庁

To provide a test circuit of a memory circuit having a real cell array and a parity cell array.例文帳に追加

リアルセルアレイとパリティセルアレイを有するメモリ回路の試験回路を提供する。 - 特許庁

SEMICONDUCTOR MEMORY, ITS TEST METHOD, AND DEFECTIVE CELL RELIEVING METHOD例文帳に追加

半導体記憶回路装置並びにその検査方法及びセル不良救済方法 - 特許庁

QUALITY JUDGING BOARD FOR BURN-IN TEST SYSTEM AND QUALITY JUDGMENT RESULT MEMORY METHOD例文帳に追加

バーンインテストシステムの良否判定ボードおよびその良否判定結果記憶方法 - 特許庁

To shorten a test time for detecting a defective bit of a semiconductor memory.例文帳に追加

半導体記憶装置の不良ビット検出のための試験時間を短縮する。 - 特許庁

To provide a semiconductor test apparatus for detecting a fail of built-in memory.例文帳に追加

内蔵メモリのフェイルを検出するための半導体テスト装置を提供する。 - 特許庁

To provide a semiconductor memory, in which test patterns can easily be written.例文帳に追加

テストパターンを容易に書込むことが可能な半導体記憶装置を提供する。 - 特許庁

SEMICONDUCTOR MEMORY, ITS USE METHOD, ITS TEST METHOD, AND ITS MANUFACTURING METHOD例文帳に追加

半導体記憶装置、その使用方法、その試験方法及びその製造方法 - 特許庁

A semiconductor memory device 2 has a normal mode and a test mode.例文帳に追加

半導体記憶装置２は動作モードとして通常モードとテストモードとを有する。 - 特許庁

Its output is stored in the test image (1) storage part 13b of the image memory 13.例文帳に追加

その出力をイメージメモリ１３のテストイメージ（１）記憶部１３ｂに格納する。 - 特許庁

TEST METHOD AND MANUFACTURING METHOD OF SEMICONDUCTOR MEMORY DEVICE, AND SEMICONDUCTOR WAFER例文帳に追加

半導体記憶装置のテスト方法及び製造方法並びに半導体ウェハ - 特許庁

To realize simplifying screening (selection) of a defective memory cell in a probing test.例文帳に追加

プロービングテストにおける不良メモリセルのスクリーニング（選別）の簡便化を実現する。 - 特許庁

To provide a memory device in which complete test of a word line can be performed with a low cost.例文帳に追加

低コストでワード線の完全性検査が可能なメモリ装置を提供する。 - 特許庁

To provide a semiconductor memory in which a test time can be shortened to a test of which the sense operation margin is severe.例文帳に追加

センス動作マージンが厳しいテストに対してテスト時間を短縮することができる半導体記憶装置を提供する。 - 特許庁

To provide a test device for a semiconductor device which can test in a short time by increasing operation speed of trimming operation of a flash memory.例文帳に追加

フラッシュメモリのトリミング動作を高速化し、短時間に済ませることができる半導体デバイス試験装置を提案する。 - 特許庁

To provide a semiconductor memory device including a test circuit performing write-mask operation, in a test of a wafer state.例文帳に追加

ウェーハ状態の試験において、ライトマスク動作を実行するテスト回路を備えた半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device capable of shortening the test period, and to provide a test method of the same.例文帳に追加

試験時間を短縮することが可能な不揮発性半導体記憶装置及びその試験方法を提供する。 - 特許庁

To provide a semiconductor memory and its test method which can perform easily a test utilizing a high voltage.例文帳に追加

高電圧を利用した試験を容易に実施することができる半導体記憶装置とその試験方法を提供する。 - 特許庁

To easily generate a test pattern by suppressing reduction of integration degree in a test circuit for a dual port memory.例文帳に追加

デュアルポートメモリのテスト回路において、集積度の低下を抑え、テストパターンの生成を容易にすることを目的とする。 - 特許庁

To provide a semiconductor memory having a test mode in which defect of a boosting circuit system can be specified and its test method.例文帳に追加

昇圧回路系の不良特定を可能としたテストモードを有する半導体メモリ及びそのテスト方法を提供する。 - 特許庁

The decision section determines whether the data in the memory cell array are the same as the test data and the inverted data of the test data or not.例文帳に追加

判断部はメモリセルアレイ内のデータがテストデータやテストデータの反転データと同じであるかの可否を判断する。 - 特許庁

To facilitate defect analysis of a semiconductor memory by performing a probe test for wafer and a chip test for single chip.例文帳に追加

ウェハ用のプローブ試験および単体チップ用のチップ試験が実施可能で半導体メモリの不良解析を容易にする。 - 特許庁

To accelerate a test concerning a memory to be tested by shortening time for testing concerning each bit included in the memory cells of the memory to be tested.例文帳に追加

被試験メモリのメモリセルに含まれる各ビットに関する試験時間を短縮し、被試験メモリに関する試験を高速化することができる。 - 特許庁

In a semiconductor test device provided with a fail memory storing defect information of a semiconductor memory to be tested having a spare column memory and a spare row memory, the fail memory has such constitution that the memory is divided into a fail memory 110 for semiconductor memory, a fail memory 120 for spare column, a fail memory 130 for spare row, and a fail memory 140 for spare intersection.例文帳に追加

スペアコラムメモリ及びスペアロウメモリを有する被試験半導体メモリの不良情報を記憶するフェイルメモリを備えた半導体試験装置において、上記フェイルメモリを、半導体メモリ用フェイルメモリ１１０、スペアコラム用フェイルメモリ１２０、スペアロウ用フェイルメモリ１３０及びスペア交差用フェイルメモリ１４０に分割した構成とする。 - 特許庁

This semiconductor memory is provided with a memory cell array divided into plural memory mats, a memory mat selecting circuit 71 selecting a memory mat to be activated, and a burn-in test mode detecting circuit 76 generating a burn-in test mode detecting signal BI being made an active state when a burn-in test is performed.例文帳に追加

本発明の半導体記憶装置は、複数のメモリマットに分割されたメモリセルアレイと、活性化されるメモリマットを選択するメモリマット選択回路と、バーンイン試験が実施される場合に活性状態となるバーンイン試験モード検出信号ＢＩを生成するバーンイン試験モード検出回路７６を備える。 - 特許庁

The memory module includes a plurality of memory chips and a plurality of comparison units which are arranged within a plurality of memory chips respectively, test a plurality of test data bits outputted from a plurality of memory blocks in each inside of the plurality of memory chips and output the test data outputted from any one among the plurality of memory blocks.例文帳に追加

複数個のメモリチップ、前記複数個のメモリチップの各々の内部にそれぞれ配置され、前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する複数個の比較部を備えるメモリモジュール。 - 特許庁

This parallel bit test method of the semiconductor memory device comprises a step of writing data in each of many memory cells in the semiconductor memory device, a step of reading the data from each of many memory cells, a step of testing the data from each of many memory cells for a first test mode, and a step of testing the data from each of many memory cells for a second test mode.例文帳に追加

半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。 - 特許庁

By the memory test circuit described in this embodiment, the memory BIST is made for all the bits in a real array section and a redundancy section of a memory MEMR under test in the direct memory BIST mode, and the memory BIST can be made only for the bits in the real array section of the memory MEMR under test in the redundant memory BIST mode.例文帳に追加

これにより、本発明の実施形態によるメモリテスト回路によれば、ダイレクトメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部と冗長部との全てのビットを対象としたメモリＢＩＳＴを実行し、リダンダンシメモリＢＩＳＴモードにおいて、テスト対象メモリＭＥＭＲの実アレイ部のビットのビットのみを対象としたメモリＢＩＳＴを実行することができる。 - 特許庁

In the test operation, the operation for storing data read out from the determination memory cells in the memory cells and then reading out the storage data from the memory cells to write them in the deciding memory cells, is performed for all memory cells.例文帳に追加

試験動作時に、判定用メモリセルから読み出されたデータをメモリセルに記憶させた後で該記憶データをメモリセルから読みして判定用メモリセルに書き込む動作が、全てのメモリセルに対して行われる。 - 特許庁

To improve the test efficiency by testing simultaneously a normal memory cell space and a redundant memory cell space and to easily detect a short circuit between the normal memory cell space and the redundant memory cell space in a semiconductor memory.例文帳に追加

半導体記憶装置において、ノーマルメモリセル空間と冗長メモリセル空間を同時にテストして、テスト効率の向上、ノーマルメモリセル空間と冗長メモリセル空間とのショート検出を容易に行う。 - 特許庁

In the external test device 150, the external output data outputted by the output creating circuit 106 is compared with an expected value in the one test period, thereby recognizing the goodness/badness of the a-memory 110, b-memory 111, c-memory 112, and d-memory 113.例文帳に追加

外部試験装置150において、前記１試験周期中において、出力作成回路106より出力される外部出力データと期待値とが比較されることにより、aメモリ110、bメモリ111、cメモリ112、dメモリ113の良否が確認される。 - 特許庁

In the electronic instrument provided with an MPU 1, an expansion memory slot 14 and an operation section 9, a test module 15 as a memory with a test program stored therein is mounted in the expansion memory slot 14, and with the MPU 1, the test program is executed to inspect the electronic instrument.例文帳に追加

ＭＰＵ１と、増設メモリスロット１４と、操作部９とを備えた電子機器において、テストプログラムを格納したメモリとしてのテストモジュール１５を増設メモリスロット１４に装着し、ＭＰＵ１にテストプログラムを実行させ、電子機器の検査を行う。 - 特許庁

It also comprises a memory means (for example, RAM6)for storing reference data in which test pattern data of the vibration test of the test body and a reference transmission characteristics data of the vibrator in vibration test in accordance with the test pattern data are correlated.例文帳に追加

供試体の振動試験の試験パターンデータと、当該試験パターンデータに応じた振動試験における加振部の基準伝達特性データとが対応付けられた基準データを記憶する記憶手段（例えば、ＲＡＭ６）を備える。 - 特許庁

The IC tester is characteristically constituted of: a memory for storing the test program composed of pass test and fail test; and performing means for controlling the testing part by performing either all of the test program or performing the pass test.例文帳に追加

本装置は、パステストとフェイルテストからなるテストプログラムを記憶する記憶部と、この記憶部のテストプログラムの全実行またはパステストのどちらかを実行し、試験部を制御する実行手段とを備えたことを特徴とする装置である。 - 特許庁

Generated test pattern data is stored in a standard memory, repeatedly written in all the areas of the mounted expansion memory and written test pattern data is printed out.例文帳に追加

発生したテストパターンデータを標準メモリに記憶し、装着した増設メモリの全ての領域に対して繰り返し書き込み、書き込み済みのテストパターンデータをプリントアウトする。 - 特許庁

This memory is provided with monitor terminals for test 1, 2, 3, 4 connecting directly output signals of a plurality of sense amplifiers 7 performing read operation of each memory array 8 to a test circuit 16.例文帳に追加

各メモリアレー８の読み出し動作を行う複数のセンスアンプ７の出力信号を直接検査回路１６へ接続する検査用モニター端子１、２、３、４を設ける。 - 特許庁

A test I/O data control circuit 1-2 is synchronized with a clock signal and performs writing and reading of test data to/from a memory cell included in a memory core 1-1.例文帳に追加

テスト入出力データ制御回路１−２は、クロック信号に同期してメモリコア１−１が有するメモリセルに対しテストデータの書き込み及び読み出しを行う。 - 特許庁

A test processor 1 of the memory testing device is capable of simultaneously writing, reading, or erasing a test signal for each memory block with respect to a plurality of devices (DUT) to be tested.例文帳に追加

メモリ試験装置のテストプロセッサ１は、複数の被試験デバイス（ＤＵＴ）に対して同時に、メモリブロック単位で試験信号を書き込み、読み出し、あるいは消去が可能である。 - 特許庁

Before recording information on the nonvolatile magnetic thin film memory device, test information is written on the memory cell, and after checking the test information recorded, regular data is recorded.例文帳に追加

不揮発磁気薄膜メモリ装置への情報の記録を行なう前に、メモリセルに情報の試し書きを行ない、試し書きの記録を確認した後、正規のデータを記録する。 - 特許庁

Write-in data is stored in a memory cell array 1, while test data required for correcting an error is generated for the write-in data and stored in a test data memory cell array 2.例文帳に追加

書き込みデータをメモリセルアレイ１に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ２に記憶する。 - 特許庁