「memory-test」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

METHOD OF TEST FOR CONNECTION SYSTEM OF SEMICONDUCTOR MEMORY, DEVICE, AND PICTURE FORMING DEVICE例文帳に追加

半導体メモリ接続系統の検査方法，装置及び画像形成装置 - 特許庁

Simultaneously, the signal value of the test data (frame data) is inputted to a memory 32.例文帳に追加

同時にメモリ３２にテストデータ（フレームデータ）３７の信号値を入力する。 - 特許庁

To correctly measure an access time of a memory macro by using an external test terminal.例文帳に追加

外部テスト端子を用いてメモリマクロのアクセスタイムを正確に測定する。 - 特許庁

To generate a variety of test patterns utilizing a small capacity memory.例文帳に追加

多種多様のテストパターンの発生を小容量のメモリを利用して行う。 - 特許庁

To test simply and surely defect or the like of a semiconductor memory and to relieve it.例文帳に追加

半導体メモリの欠陥等を簡単且つ確実に検査し救済する。 - 特許庁

In this address converting circuit 23, a memory array is divided into a test program region 32 and a memory region 31 to be tested in accordance with the control signal for test.例文帳に追加

このアドレス変換回路２３は、テスト用制御信号に応じて、メモリアレイがテストプログラム領域３２とテスト対象メモリ領域３１とに分割される。 - 特許庁

To test a memory operated in a different operation clock, and to cope with a delay generated at the test time of the memory arranged on a physically far position.例文帳に追加

異なる動作クロックで動作するメモリのテストを行うこと、及び物理的に遠い位置に配置されているメモリテストの際に発生する遅延に対応すること。 - 特許庁

To provide a test device which can specify a memory cell in which read-out and write-in cannot properly be performed when a test of a memory cell of a DRAM is performed.例文帳に追加

ＤＲＡＭのメモリセルのテストを行ったときに、読み出しおよび書き込みが適切に行われなかったメモリセルを特定できるテスト装置を提供する。 - 特許庁

In a memory test, the ECC circuit 12 generates code information with error detection functions under specified conditions from a test pattern to output it to the code memory 11.例文帳に追加

ＥＣＣ回路１２は、メモリテスト時に、テストパターンから指定の条件でのエラー検知機能を有するコード情報を生成してコード用メモリ１１に出力する。 - 特許庁

A memory cell block for the acceleration test and a memory cell block for a normal operation are prepared in the SRAM block to carry out the acceleration test and a normal operation in parallel.例文帳に追加

加速試験は、ＳＲＡＭブロック中に加速試験用のメモリセルブロックと通常動作用のメモリセルブロックを用意し、通常動作と並行して行う。 - 特許庁

To provide a nonvolatile memory test method and a memory test device capable of giving stress to a reading circuit as well as to a data holding part.例文帳に追加

データ保持部だけでなく、読出し回路にも同じようにストレスを与えることができる不揮発性メモリの試験方法及びメモリ試験装置を提供する。 - 特許庁

To provide a memory test device which displays a test state display picture of an incorporated memory of DUT and a program advance display picture on the same screen.例文帳に追加

ＤＵＴの内蔵メモリの検査状況表示画面と、プログラム進捗表示画面を同一画面上に表示するメモリ検査装置を提供する。 - 特許庁

To suppress increase of circuits for performing a memory test and to suppress increase of the number of test steps in a system LSI having a processor core and a plurality of memory banks.例文帳に追加

プロセッサコアと複数のメモリバンクを持つシステムＬＳＩにおいて、メモリテストを実施するための回路増加を抑え、かつテストステップ数の増加を抑える。 - 特許庁

The system then test the memory location by causing the first processor to perform read and write operations to the memory location to produce test results.例文帳に追加

次いで、テスト結果を生成するために、第１のプロセッサに、メモリ位置に対する読み取りおよび書き込み動作を実行させることによって、メモリ位置をテストする。 - 特許庁

To provide a semiconductor memory circuit which incorporates a test circuit having less number of circuits and in which a defective memory cell can be detected surely for a less test time.例文帳に追加

少ない回路数でテスト回路を内蔵して、少ないテスト時間で不良メモリセルを確実に検出できる半導体記憶回路を提供する。 - 特許庁

To flexibly form an arbitrary test pattern without requiring a memory area such as a memory medium when the test pattern is formed on a recording medium.例文帳に追加

記録媒体にテストパターンを形成する際に、記憶装置などの記憶領域を必要とせず任意のテストパターンを柔軟に形成することができること。 - 特許庁

To provide a memory test circuit capable of testing a memory having a data width larger than that of a CPU data bus without increasing the number of test cycles.例文帳に追加

ＣＰＵのデータバスの幅よりも大きなデータ幅を有するメモリに対し、テストサイクル数を増大させずに試験をすることができるメモリテスト回路を提供する。 - 特許庁

TEST METHOD FOR ELECTRICALLY REWRITABLE NON-VOLATILE MEMORY, AND INFORMATION RECORDING MEDIUM IN WHICH TEST PROGRAM OF ELECTRICALLY REWRITABLE NON-VOLATILE MEMORY IS RECORDED例文帳に追加

電気的書換可能な不揮発性メモリのテスト方法および電気的書換可能な不揮発性メモリのテストプログラムを記録した情報記録媒体 - 特許庁

To provide a memory test circuit having a BIST circuit, which is, for example, capable of reducing imbalances in application of DC stress to memory cells when used in burn-in test.例文帳に追加

ＢＩＳＴ回路を有するメモリテスト回路において、例えばバーンイン試験に利用する場合に、メモリセルへのＤＣストレス印加の偏りを抑制可能にする。 - 特許庁

Image data of the test pattern are generated by an MPU 1, transferred to a test image (0) storage part 13a of an image memory 13 via a memory controller 11 and stored there.例文帳に追加

ＭＰＵ１でテストパターンのイメージデータを生成し、メモリコントローラ１１を介して、イメージメモリ１３のテストイメージ（０）記憶部１３ａに転送し、格納する。 - 特許庁

To provide a semiconductor storage device performing an operational margin test suitable for a mechanism of TTRAM (Twin-Transistor Random Access Memory) which is one of capacitorless memory.例文帳に追加

キャパシタレスメモリの１つであるＴＴＲＡＭ（Twin-Transistor Random Access Memory）のメカニズムに適した動作マージンテストを行なう半導体記憶装置を提供する。 - 特許庁

To perform effectively an operation test of a memory chip in a semiconductor device of a MCP (memory chip package) in which a logic chip and a memory chip arte mounted in a common package.例文帳に追加

ロジックチップとメモリチップとを共通のパッケージに搭載したMCPの半導体装置において，メモリチップの動作試験を有効に行う。 - 特許庁

To extract an address indicating an abnormal memory cell so that analyzing can be easily performed when a memory test of a random access memory(RAM) is performed.例文帳に追加

ランダムアクセスメモリ（ＲＡＭ）のメモリテストを行ったときに、解析が容易になるように、異常のメモリセルを示すアドレスを抽出する。 - 特許庁

To efficiently test a volatile semiconductor memory and a nonvolatile semiconductor memory, which are mounted as external memories, by means of a memory BIST.例文帳に追加

外部メモリとして搭載された揮発性半導体メモリ、および不揮発性半導体メモリをメモリＢＩＳＴにより効率よくテストする。 - 特許庁

A singular information holding memory 20 for storing a test result of a semiconductor memory is divided into memory blocks 20a to 20d having the same capacities.例文帳に追加

半導体メモリの試験結果が格納される特異情報保持メモリ２０を同一容量のメモリブロック２０ａ〜２０ｄに分割する。 - 特許庁

While a word line, to which a memory cell of a test target is connected, is driven in a defect detection test, driving of a word line to which a memory cell for applying active noise is connected is made possible, wherein data inverse to data written in the memory cell of the test target is written into the memory cell for applying active noise.例文帳に追加

不良検出試験の際に検査対象メモリセルが接続されたワード線を駆動している間に、検査対象メモリセルに書き込まれたデータの逆のデータが書き込まれたアクティブノイズ印加用メモリセルが接続されたワード線を駆動できるようにした。 - 特許庁

To provide a semiconductor test device, a semiconductor memory test device, and a semiconductor memory test method in which testing capability of a semiconductor device is maximized, and factors of rise of a device cost can be minimized, and test cost is reduced.例文帳に追加

半導体デバイスのテスト能力が極大化されると共に、装置価格の上昇要因を最小化し得、テストコストも削減される半導体テスト装置、半導体メモリテスト装置および半導体メモリテスト方法を提供すること。 - 特許庁

Next, the room temperature test is performed, and a method of testing the semiconductor device accepts or reject the memory cell arrays 11a to 11n on the basis of the high temperature test result written on the memory cell arrays 11a to 11n and the room temperature test result of the room temperature test.例文帳に追加

次いで、常温試験を行い、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎに書き込まれた高温試験結果と、常温試験の常温試験結果とに基づいて、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの合否判定を行う。 - 特許庁

A test scenario describing an arbitrary parameter is imparted to the test bench 102, the input pattern and the output expected value are automatically generated within the test bench 102, and they are stored in the memory 104 within the test bench 102.例文帳に追加

任意のパラメータを記述するテスト・シナリオをテストベンチ１０２に与えて、テストベンチ内で入力パターンおよび出力期待値を自動生成し、テストベンチ内メモリ１０４に蓄積する。 - 特許庁

The method for deciding the write current for the magnetic memory cell includes a step for supplying test write current for the test magnetic memory cell, a step for determining the response to the switching for the test magnetic memory cell by detecting a magnetization state for the test magnetic memory cell and a step for generating the write current having the quantity dependent on the switching response.例文帳に追加

磁気メモリセルのための書込み電流を決定するための方法は、テスト磁気メモリセルにテスト書込み電流を供給するステップと、テスト磁気メモリセルの磁気状態を検知してテスト磁気メモリセルの切替え応答を判定するステップと、切替え応答に依存する量を有する書込み電流を生成するステップを含む。 - 特許庁

A pattern select circuit selects an internal test pattern output from the pattern generating circuit in a first test mode, and selects an external test pattern supplied through a test terminal in a second test mode to output the selected test pattern to the memory chip.例文帳に追加

パターン選択回路は、第１試験モード時に、パターン発生回路から出力される内部試験パターンを選択し、第２試験モード時に、試験端子を介して供給される外部試験パターンを選択し、選択した試験パターンをメモリチップに出力する。 - 特許庁

To provide a test provided with a function for realizing an access test to the same address in a memory access test by specifying the timing of instruction execution.例文帳に追加

メモリアクセス試験において同一アドレスへのアクセス試験を命令実行のタイミングを特定することで実現する機能を有する試験を提供する。 - 特許庁

A display control substrate 30 reads out the test display data from the memory device, and displays test images on the display unit, based on the read-out test display data.例文帳に追加

表示制御基板３０は、記憶装置からテスト表示データを読み出し、この読み出したテスト表示データに基づいて表示器にテスト画像を表示させる。 - 特許庁

Operations for reading out the selected test pattern data from the test pattern memory, and writing it into the test pattern signal generator are controlled by a control unit.例文帳に追加

選択されたテストパターンデータをテストパターンメモリから読み出す動作と、それをテストパターン信号発生器に書き込む動作は、制御部によって制御される。 - 特許庁

Next, a retest is automatically made according to the test condition stored in the test condition memory portion 24 with respect to the test determined to be block failure.例文帳に追加

ついで、ブロック不良と判断されたテストについて試験条件記憶部２４に格納されている試験条件に従い自動的に再試験を行う。 - 特許庁

The execution part 44-1 loads a test program from the device 5-n to a memory 42-1 and executes a test based on the test program.例文帳に追加

試験実行部４４−１は試験対象装置であるデバイス５−ｎから試験プログラムをメモリ４２−１へロードし、試験プログラムに基づいて試験を実行する。 - 特許庁

To provide a non-volatile semiconductor memory whose test cost can be reduced by shortening a test time after manufacturing and using an inexpensive test system.例文帳に追加

製造後のテスト時間を短縮し、また、安価なテストシステムを用いることにより、コストを低減できる不揮発性半導体メモリを提供すること。 - 特許庁

To perform both tests of a BEST test and a scan test without mostly increasing circuit area, in a semiconductor memory device test circuit.例文帳に追加

半導体記憶装置試験回路において、回路面積の増大を殆ど招くことなく、ＢＩＳＴ試験及びスキャンテストの両方の試験を行う。 - 特許庁

A self-constitution type memory is provided in a chip, the self- constitution type memory or other memory and a logic circuit in the chip in which a test circuit is constituted in a normal memory are tested by a tester HDL, the memory used for constitution of the test circuit can be operated as a normal memory.例文帳に追加

自己構成型のメモリをチップ内に設けて、テスタＨＤＬによりその自己構成型のメモリまたは通常のメモリにテスト回路を構成してチップ内の他のメモリやロジック回路をテストし、テスト回路の構成に用いたメモリを通常のメモリとして動作できるように再構成するようにした。 - 特許庁

In this semiconductor circuit, the memory is accessed from the outside terminal via the route for the memory isolation test after the memory is initialized by the execution of memory BIST.例文帳に追加

この半導体集積回路では、メモリＢＩＳＴの実行によりメモリが初期化された後、メモリアイソレーションテスト用の経路を介して外部端子からメモリにアクセスされる。 - 特許庁

To execute a memory test of a semiconductor integrated circuit having multiple memory macros, with high accuracy within a short period of time.例文帳に追加

複数のメモリマクロを備える半導体集積回路のメモリテストを短時間かつ適切に実行すること。 - 特許庁

To provide a memory logic compound semiconductor device having a BIST circuit in which a memory test time is shortened.例文帳に追加

メモリテスト時間が短縮されるＢＩＳＴ回路を有するメモリロジック複合半導体装置を提供すること。 - 特許庁

To provide a memory test device for testing setup time Tds and hold time Tdh of a semiconductor memory.例文帳に追加

半導体メモリのセットアップ・タイムＴｄｓとホールド・タイムＴｄｈを試験するメモリ試験装置を提供する。 - 特許庁

To provide a memory system for making test-free a memory device on which an error detection/correction system is loaded.例文帳に追加

エラー検出訂正システムを搭載したメモリデバイスを、テストフリー化することを可能としたメモリシステムを提供する。 - 特許庁

Memory power supply lines (MVDLa, MVDLb) are disconnected from a power supply node by using switch gates (15a, 15b) in a test operation, Voltages of the memory power supply lines are detected using detection holding circuits (16a, 16b).例文帳に追加

メモリ電源線（ＭＶＤＬａ，ＭＶＤＬｂ）を、スイッチゲート（１５ａ，１５ｂ）により、テスト動作時電源ノードから切離す。 - 特許庁