「memory-test」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The memory chip 103B is equipped with a memory circuit which is a test object, and the logic chip 103A is equipped with an internal logic circuit 20 and a test processing circuit 21 electrically connected thereto.例文帳に追加

メモリチップ１０３Ｂは試験対象となるメモリ回路を備え、ロジックチップ１０３Ａは、内部ロジック回路２０と、これに電気的に接続されたテスト処理回路２１とを備える。 - 特許庁

A semiconductor memory device includes a plurality of RAM-macro RAM1 to RAM7 and a test control circuit corresponding the plurality of RAM-macro RAM1 to RAM7 to a plurality of memory test execution period.例文帳に追加

複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７と、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７を複数メモリテスト実施期間に対応付けるテスト制御回路とを備えている。 - 特許庁

To provide a semiconductor memory in which a test of stored data of a plurality of memory arrays can be simultaneously performed and a test time can be shortened even if storage capacity is increased more.例文帳に追加

半導体記憶装置の記憶容量の膨大化に伴い、全ての記憶領域のデータをアドレスに従って順次読み出しを行い判定すると検査時間が増加する。 - 特許庁

To provide a semiconductor memory in which obtaining a redundant relieving address and interference test between adjacent memory cells can be performed in one kind of an IO reduction test, and which can contribute to reduction of the chip size, shortening of the test time, and reduction of the unit cost.例文帳に追加

１種のＩＯ縮約テストで、冗長救済アドレス取得と隣接するメモリセル間の干渉試験を可能とし、チップサイズの縮小、テスト時間および原価低減に寄与することができる半導体記憶装置を提供する。 - 特許庁

A test interface circuit TIC provided between a mixed memory MCR and a test data input/output terminal 9 is provided with a first-in/first-out circuit 10 storing successively test data, and latency of data read out from the mixed memory is adjusted.例文帳に追加

混載メモリ（ＭＣＲ）とテストデータ入出力端子（９）の間に設けられるテストインターフェイス回路（ＴＩＣ）において、テストデータを順次格納するファーストイン・ファーストアウト回路（１０）を設け、混載メモリから読出されたデータのレイテンシを調整する。 - 特許庁

An external memory BIST 21, which tests a nonvolatile semiconductor memory which is an external memory, is provided with a bad block address management table having a function which monitors block addresses, stores bad block addresses and perform test control in a test of nonvolatile semiconductor memory 4.例文帳に追加

外部メモリである不揮発性半導体メモリをテストする外部メモリＢＩＳＴ２１には、不揮発性半導体メモリ４のテストにおいて、ブロックアドレスの監視、バッドブロックアドレスの格納、ならびにテスト制御などの機能を有するバッドブロックアドレス管理テーブルが設けられている。 - 特許庁

Thus, it is not necessary to rewrite a program for each type of an LSI while it is necessary when using a test device connected to the outside, and it is possible to simultaneously test the cache memory in parallel with the memory such as the SRAM other than the cache memory built in the same LSI, and to shorten the test time.例文帳に追加

これにより、外部に接続したテスト装置を用いた場合のようにＬＳＩの品種毎のプログラムの書き換えが不要となる上、同一ＬＳＩに内蔵されているキャッシュメモリ以外のＳＲＡＭ等のメモリと同時並行してキャッシュメモリのテストが可能となり、テスト時間の短縮が図れる。 - 特許庁

This micrcomputer is provided with a flash memory(memory part) 110, a CPU(logical part) 120, a test ROM 130 for storing a test program for testing at least a logic part and recording means 150 and 112 for storing the test result of at least one of the memory part and the logic part as a flag.例文帳に追加

フラッシュメモリ（メモリ部）１１０と、ＣＰＵ（ロジック部）１２０と、少なくともロジック部をテストするためのテストプログラムを格納したテストＲＯＭ１３０と、メモリ部とロジック部の少なくとも一方のテスト結果をフラグとして格納可能な記録手段１５０，１１２とを備える。 - 特許庁

In a first test mode, an ordinary scanning test is conducted, and in a second test mode, the BIST signal is outputted in parallel from the parallel access memory BIST circuit 3, a sector 4 selects the BIST signal to output to the input side scanning FF group 9A, which conducts the test of the memory block 10.例文帳に追加

第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、パラレルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がパラレルに出力され、セレクタ４がこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁

To provide a ferroelectric memory in which a test of a rewriting characteristic of a ferroelectric memory can be efficiently performed without remarkably shortening a lifetime of a main body memory cell array.例文帳に追加

強誘電体メモリの書換え特性の検査を、本体メモリセルアレイの寿命を著しく縮めること無く効率的に行える強誘電体メモリ装置を提供する。 - 特許庁

To realize a memory card test device capable of simultaneously inspecting a plurality of memory cards, easy in operation and capable of inspecting a number of the memory cards in a short time.例文帳に追加

複数のメモリカードの検査を同時に行うことができ、操作が容易で、短時間に多数のメモリカードの検査が可能なメモリカード試験装置の実現を課題とする。 - 特許庁

To provide a semiconductor memory which permits simultaneous tests of a plurality of memory chips without increasing the number of pins of a test device, and a semiconductor wafer forming the semiconductor memory.例文帳に追加

テスト装置のピン数を増加させずに、同時に多くの数をテスト可能な半導体記憶装置および半導体記憶装置を形成した半導体ウェハを提供する。 - 特許庁

To make it possible to carry out a delay test for detecting delay failure of an ingoing path to a memory and an outgoing path from the memory in an LSI with built-in memory.例文帳に追加

メモリが内蔵されたＬＳＩにおいて、メモリの入力への経路またはメモリの出力からの経路のディレイ故障を検出するディレイテストを実施できるようにする。 - 特許庁

In a fifth step, the test pattern of the semiconductor memory in which reappearance of the occurrence of defective operation is confirmed is incorporated in the evaluation pattern of the semiconductor memory of the semiconductor memory tester.例文帳に追加

第５ステップでは、動作不良発生の再現が確認された半導体メモリへのテストパターンを半導体メモリテスタの当該半導体メモリの評価パターンに組み込む。 - 特許庁

To perform a memory test for a memory module installed in a system when the system is operating, thereby reducing the occurrence of a system stoppage due to the occurrence of an uncorrectable memory error.例文帳に追加

システム稼動時、システムに搭載されているメモリモジュールに対して、メモリテストを実施することにより、訂正不可能なメモリエラー発生によるシステム停止を軽減する。 - 特許庁

It is possible to test the entire memory space by setting not so as to finish a test even if an output of the terminal 12 does not coincide with a test pattern due to the setting of the LSI tester.例文帳に追加

ＬＳＩテスタの設定で端子１２の出力がテストパターンと一致しなくてもテストを終了しないように設定することで、全メモリ空間をテストすることができる。 - 特許庁

To reduce test time when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND flash memory, and furthermore extremely reduce the test time through parallel processing of a plurality of chips.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

During a test, at least one test program is executed which allows a flash controller on each flash controller die to test one or more flash memory dies of each flash device.例文帳に追加

テスト中、各フラッシュコントローラ・ダイ上に属するフラッシュコントローラが、各フラッシュ・デバイスの一つ以上のフラッシュメモリ・ダイの各々をテストするための、少なくとも一つのテスト・プログラムを実行する。 - 特許庁

The processing device conducts a test of the programmable device, and the processing device conducts a test of the memory device using a built-in self-test circuit (BIST) that the programmable device actualizes.例文帳に追加

前記プログラマブルデバイスのテストは前記プロセッシングデバイスが行い、前記メモリデバイスのテストは前記プログラマブルデバイスに実現したビルトインセルフテスト回路（ＢＩＳＴ）を用いて前記プロセッシングデバイスが行う。 - 特許庁

To provide a method or the like capable of shortening the execution time and starting time of a test more when a multi-processor system performs a test of a main memory more than when one processor performs the test.例文帳に追加

マルチ・プロセッサ・システムでメイン・メモリのテストを行う場合に、１つのプロセッサが行う場合に比べてテストの実行時間や起動時間を短縮可能な方法等を提供する。 - 特許庁

The plurality of semiconductor memory apparatuses 1 are arranged on a plurality of test boards being divided, test boards TB_1-TB_n have corresponding test board synchronizing circuits TSC_1-TSC_n respectively.例文帳に追加

複数の半導体記憶装置１は、複数のテストボード上に分割して配置され、各テストボードＴＢ_1〜ＴＢ_nは、それぞれ対応するテストボード同期回路ＴＳＣ_1〜ＴＳＣ_nを有する。 - 特許庁

After performing wafer level burn-in, a WLBI mode is released, test data is read out from a memory core 2 by an external tester via a pin 10 under a test mode, and test data is compared with an expected value.例文帳に追加

ウェハレベルバーンインの実行後に、ＷＬＢＩモードを解除し、テストモード下で、ピン１０を介して、外部テスタがメモリコア２からテストデータを読み出し、テストデータと期待値とを比較する。 - 特許庁

An operator designates a test procedure by a test procedure selection switch prior to a test and inputs it into an effective axis selection table memory part 11 via an interface i/f 10.例文帳に追加

術者は検査に先立って検査手技選択スイッチ群９により検査手技を指定し、インターフェースｉ／ｆ１０を介して、有効軸選択テーブル記憶部１１に入力する。 - 特許庁

To provide a test method for a nonvolatile semiconductor memory enabling to shorten a test time without increasing layout area and without requiring an expensive test device.例文帳に追加

レイアウト面積を大きくすることなく、また高価な検査装置を必要とすることなく、検査時間の短縮を図ることを可能とする、不揮発性半導体記憶装置の検査方法の提供。 - 特許庁

The test data generation circuit generates test data and writes them in the memory synchronously with the reference clock and outputs write data corresponding to test data synchronously with the reference clock.例文帳に追加

テストデータ生成回路はテストデータを生成し、基準クロックに同期して前記メモリに書き込むと共に、基準クロックに同期してテストデータに対応する書き込みデータを出力する。 - 特許庁

To reduce the number of setting times of test conditions by storing the frequently set test conditions in a test condition memory section in consideration of the fact that a plurality of same test conditions are set in the past in the setting of test conditions.例文帳に追加

本発明の課題は、試験条件の設定において、過去に複数の同一の試験条件が設定された経緯によって、設定の多い試験条件を試験条件記憶部に保持させることにより、試験条件の設定回数を低減させることである。 - 特許庁

In another aspect, the semiconductor memory device includes a test circuit for generating leakage current having the amount of current equal to that of operation current during the operation of the semiconductor memory device when a test mode is activated and the semiconductor memory device is in a standby state.例文帳に追加

また、他の発明は、テストモードが活性化し、半導体メモリ装置のスタンバイ状態時、前記半導体メモリ装置の動作時の動作電流と同一の電流量を有する漏れ電流を発生させるテスト回路を含む。 - 特許庁

To provide a memory test circuit and a memory test method capable of easily obtaining a state of defect and collecting all defect information even with a small capacity of memory for storing the defect information.例文帳に追加

不良が発生した状態を容易に把握することができ、かつ不良情報を格納するメモリの容量が少なくともすべての不良情報を収集することができるメモリテスト回路及びメモリテスト方法を提供すること。 - 特許庁

A control signal generating circuit 23 sequentially selects the memory array of one side at the time of verify operation in a test mode and at the time of transfer of the write target values, and selects both memory arrays when applying a pulse to the memory cells in the test mode.例文帳に追加

制御信号生成回路２３は、テストモードでのベリファイ動作時および書込み目標値の転送時に、片方のメモリアレイを順番に選択し、テストモードでのメモリセルへのパルス印加時に、両方のメモリアレイを選択する。 - 特許庁

After write-in request command signal is inputted to a memory device 46 of a packet system, a test data signal is written in the memory device 46.例文帳に追加

書込み要求コマンド信号がパケット方式のメモリデバイス４６に入力された後、テストデータ信号がメモリデバイス４６に書き込まれる。 - 特許庁

To shorten a supply time of an address signal from a pattern generator to a defect analysis memory in a memory test device.例文帳に追加

メモリ試験装置において、パターン発生器から不良解析メモリまでのアドレス信号の供給時間を短縮することを目的とする。 - 特許庁

To make performable a burn-in test by control of a small number of pins by applying a memory BIST circuit and reducing a testing circuit inside a memory macro.例文帳に追加

メモリＢＩＳＴ回路を流用することで、メモリマクロ内のテスト回路削減し、少数ピンの制御によるバーンインテストを可能にする。 - 特許庁

A BIST circuit 100 detects the defective memory cell by conducting an operation test of a memory cell array 30 when the power source is turned on.例文帳に追加

ＢＩＳＴ回路１００は、電源起動時においててメモリセルアレイ３０に対して動作テストを実行し欠陥メモリセルを検出する。 - 特許庁

The BIST circuit 100 generates the redundant code of a faulty memory cell corresponding to the defective memory cell based on the result of the operation test.例文帳に追加

ＢＩＳＴ回路１００は、動作テスト結果に基づいて、欠陥メモリセルに対応する不良メモリセルを冗長コードを生成する。 - 特許庁

To provide a semiconductor integrated circuit device, provided with a built-in test circuit, with which a defective memory cell can be replaced by a redundant memory cell.例文帳に追加

不良メモリセルを冗長メモリセルで置換することが可能なビルトインテスト回路を備えた半導体集積回路装置を提供する。 - 特許庁

A switching device is turned on when performing normal read of data of the memory array, and the switching device is turned off when performing test read of the data of the memory array.例文帳に追加

メモリアレイのデータの通常読み出し時にはスイッチ素子をオンし、メモリアレイのデータのテスト読み出し時にはスイッチ素子をオフする。 - 特許庁

More concretely, a ring oscillator is formed on the memory cell array, including the test cells arranged at least at the four corners of the memory cell array.例文帳に追加

具体的には、メモリセルアレイ上で、少なくともメモリセルアレイの４隅に配置されたテスト用のセルを含むリングオシレータを形成する。 - 特許庁

Test data read out from the memory device 46 is compared with an expected value by the comparator 50, and it is discriminated whether the memory device 46 is good or not.例文帳に追加

メモリデバイス４６から読み出されるテストデータが、期待値データと比較器５０で比較され、メモリデバイス４６の良否を判定する。 - 特許庁

A test pad TP1 is provided on a bus 18 connecting the first memory 12 to the controller 14.例文帳に追加

テストパッドＴＰ１は、第１のメモリ１２とコントローラ１４を接続するバス１８に設けられている。 - 特許庁

To provide an one time PROM in which there is not the possibility of that data is written in a main memory cell at the time of test.例文帳に追加

試験時に本メモリセルにデータを書き込むおそれがないワンタイムＰＲＯＭを提供する。 - 特許庁

And respective measured value is recorded in a test information storing memory 39.例文帳に追加

そして、測定されたそれぞれの値を、テスト情報格納メモリ３９に記録するように構成する。 - 特許庁

Memory power supply lines (MVDLa, MVDLb) are disconnected from a power supply node by switch gates (215a,215b) in test operation.例文帳に追加

メモリ電源線（ＭＶＤＬａ，ＭＶＤＬｂ）を、スイッチゲート（２１５ａ，２１５ｂ）により、テスト動作時電源ノードから切離す。 - 特許庁

In an operation test of a plurality of memory cells, the bank decoder simultaneously selects the first bank and the second bank.例文帳に追加

複数のメモリセルの動作テスト時に、バンクデコーダは第１バンクと第２バンクを同時に選択する。 - 特許庁

Thereby, a test time of the semiconductor memory can be shortened without increasing quantity of current consumption.例文帳に追加

これにより、電流消耗量の増加無しに半導体メモリ装置のテスト時間を短縮しうる。 - 特許庁

To continuously perform a test of a logic mixed memory in a spare column space and a normal column space.例文帳に追加

ロジック混載メモリの試験を、スペアコラム空間およびノーマルコラム空間で連続的に実行する。 - 特許庁