「memory-test」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

To provide an efficient semiconductor memory and its test method which can improve test accuracy for products under-estimated in non-volatile memories such as a flash memory and the like and can cope with more various kinds.例文帳に追加

フラッシュメモリなどの不揮発性メモリにおける過小評価された製品の検査精度を上げることができ、より多品種に対応できる効率的な半導体記憶装置およびその検査方法を提供する。 - 特許庁

The built-in self-test circuit generates a pattern for memory test in a programmable manner conforming to indication input through the TAP controller and output it, also, compares data read from the external memory with an expected value and judges the data.例文帳に追加

ビルトインセルフテスト回路は、ＴＡＰコントローラを介して入力される指示に従ってプログラマブルにメモリテスト用パターンを生成して出力し、且つ、外部メモリから読み込んだデータを期待値と比較判定する。 - 特許庁

Acceptance or rejection discrimination fuse circuits 13a to 13n are provided on memory cell arrays 11a to 11n respectively, and a high temperature test result of the high temperature test of the corresponding memory cell arrays 11a to 11n is written.例文帳に追加

合否判定ヒューズ回路１３ａ，１３ｂ，〜，１３ｎは、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎのそれぞれに設けられ、対応するメモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの高温試験の高温試験結果が書き込まれる。 - 特許庁

To provide a semiconductor memory that optimum burn-in operation is performed to realize shortening of a process burn-in time and a selection test time by providing plural test modes improving access duty for a memory array system.例文帳に追加

メモリアレイ系へのアクセスデューティを上げるテストモードを複数搭載することで、最適なバーンインオペレーションを行い、工程バーンイン時間の短縮、選別試験時間の短縮を実現できる半導体記憶装置を提供する。 - 特許庁

To provide a test device for a semiconductor memory in which a test time can be shortened by interrupting logical comparison after the block when a defect is detected once in a noticing block, in a memory to be tested.例文帳に追加

本発明は、被試験メモリにおいて、注目ブロックで一度不良が検出されたら、以後そのブロックで論理比較を行なわないことにより試験時間の短縮が可能な半導体メモリ試験装置を提供する。 - 特許庁

In the step S230, the control unit outputs from a speaker the audio data for the test mode read from the flash memory and displays on a display unit the display data for the test mode read from the flash memory.例文帳に追加

Ｓ２３０ステップにおいて、制御部は、前記フラッシュメモリから読み込んだテストモード用の音声データをスピーカから出力させると共に、前記フラッシュメモリから読み込んだテストモード用の表示データを表示部に表示させる。 - 特許庁

An external semiconductor memory test device 5 provided with data holding circuits F/F11-14 and switching circuits MUX21-24 is connected to a semiconductor memory test device 6, and devices MUT1-MUT4 to be tested are tested.例文帳に追加

半導体メモリ試験装置６にデータ保持回路（Ｆ／Ｆ１１〜１４）と切換回路（ＭＵＸ２１〜２４）とを備えた外付け半導体メモリ試験装置５を接続して、被試験デバイス（ＭＵＴ１〜４）の試験を行う。 - 特許庁

To provide a built-in self-test device for memory circuit which can test the timing specification such as setup time, hold-time, or the like prescribed for a memory to be tested by using plural timing signals having a prescribed phase difference.例文帳に追加

所定の位相差を持つ複数のタイミング信号を用いて、被試験メモリに規定されるセットアップタイムやホールドタイム等のタイミングスペックの試験を可能にしたメモリ回路用の組込み自己試験装置を提供する。 - 特許庁

To provide a parallel test apparatus in which a signal for semiconductor memory apparatus can be varied at high speed when a plurality of semiconductor memory apparatuses are tested and a test time can be shortened.例文帳に追加

複数の半導体記憶装置をテストする際に、これら各半導体記憶装置に対する前記信号を高速に変化させることが可能で、テスト時間を短縮することが可能な並列試験装置を提供する。 - 特許庁

To provide a semiconductor memory device and its test method which can perform a manufacturing test easily and surely by simple constitution and method in a semiconductor memory device making a latch circuit a storage element.例文帳に追加

ラッチ回路を記憶素子とする半導体記憶装置であって、簡易な構成及び方法により容易かつ確実に製造テストを実施することのできる半導体記憶装置とその試験方法を提供する。 - 特許庁

Next, the operation processing section 23 sets pulse width of a write-in pulse or an erasing pulse based on the number of times of repetition of the memory test, and a memory test is performed in residual other region 312 of the EEPROM.例文帳に追加

次に、演算処理部２３は、上記メモリテストを繰り返した回数にもとづき書き込みパルスまたは消去パルスのパルス幅を設定し、ＥＥＰＲＯＭの残りの他領域３１２においてメモリテストを行う。 - 特許庁

To realize a memory module in which electrical an assembly check of a memory device and a test for write-in and read-out operations of simple data can be performed with an inexpensive tester, the number of input/output pins for test is small and data input/output characteristics of a memory device is not deteriorated.例文帳に追加

安価なテスタでメモリデバイスの電気的なアセンブリチェックと簡単なデータの書き込みおよび読み出し動作の検査とが行え、検査用の入出力ピン数が少なく、メモリデバイスのデータの入出力特性を悪化させないメモリモジュールを実現する。 - 特許庁

A semiconductor integrated circuit 1 is provided with a logic circuit 2 connected to external terminals 10-12, a built-in memory 3 connected to this logic circuit, and a burn-in test circuit 4 writing the prescribed data in the built-in memory when a burn-in test of this built-in memory is performed.例文帳に追加

半導体集積回路１に、外部端子１０〜１２と接続されたロジック回路２と、このロジック回路と接続された内蔵メモリ３と、この内蔵メモリのバーンイン・テストを行う際に、前記内蔵メモリに所定のデータを書き込むバーンイン・テスト回路４とを設けた。 - 特許庁

Thereby, input/ output of data of a redundant memory cell can be performed simultaneously with that of data of a normal memory cell 1, the normal memory cell 1 and the redundant memory cell 2 can be tested en bloc, and a test can be realized easily.例文帳に追加

これにより、ノーマルメモリセル１のデータの入出力と同時に冗長メモリセル２のデータの入出力が可能になり、ノーマルメモリセル１と冗長メモリセル２とを一括して検査することが可能であり、テストの容易化を実現できる。 - 特許庁

The number of memory cells being not yet erased are counted for whenever a memory cell being not yet erased during a read-out test confirming whether storage of memory cells are erased or not after erasure operation, the number of performing erasure operation is selected in accordance with the number of memory cells being not yet erased and a test is performed.例文帳に追加

消去動作後にメモリセルの記憶が消去されたか否かを確認する読み出し試験中に、未消去メモリセルが検出されるごとに未消去メモリセルの数を計数し、未消去メモリセルの数に対応して消去動作の実行回数を選択して実行する半導体メモリ試験方法を提案する。 - 特許庁

A test mode for performing data compression of test output data from a memory core part and transferring the test output data to a data input-output node 50 includes a normal mode and a fine mode, the degree of data compression of which is lower than that of the normal mode.例文帳に追加

メモリコア部からのテスト出力データをデータ圧縮した上でデータ入出力ノード５０へ伝達するテストモードは、通常モードと、通常モードよりもデータ圧縮度が低いファインモードとを含む。 - 特許庁

Basic test pattern data Db, e.g. a basic dot pattern or a basic lattice pattern, is stored in a memory 402 and a CPU 320 generates a variety of developed test patterns from the basic test pattern data Db.例文帳に追加

メモリ４０２に基本網点パターン、基本格子パターン等の基本テストパターンデータＤｂを記憶しておき、ＣＰＵ３２０によりこの基本テストパターンデータＤｂから多種多様な展開済みのテストパターンを生成する。 - 特許庁

To perform a monitor burn-in test method with a simple device requiring no external refresh circuit without reducing memory access speed of an element, in the monitor burn-in test method, and a monitor burn-in test device.例文帳に追加

モニターバーンイン試験方法およびモニターバーンイン試験装置に関し、素子のメモリアクセス速度を低下させることなく、かつ外部リフレッシュ回路を不要とした簡単な装置でモニターバーンイン試験を行うことを目的とする。 - 特許庁

Upon receiving a test start event from an event reception section 11, a control process section 12 confirms the presence or absence of the same test process by referring the past test process implementation state to an implementation state memory section 15.例文帳に追加

制御処理部１２は、イベント受信部１１から試験開始イベントが入力されると、実行状況記憶部１５に、過去の試験処理実行状況を参照して、同一の試験処理の有無を確認する。 - 特許庁

The memory test circuit includes two kinds of registers such as an A register 32 for storing test result information in which the redundancy cell is not used, and a B register 33 for storing test result information in which the redundancy cell is used.例文帳に追加

冗長セルが使用されていないテスト結果情報を格納するＡレジスタ３２と、冗長セルが使用されているテスト結果情報を格納するＢレジスタ３３の２種類のレジスタを設けている。 - 特許庁

By changing the number of bits (data compression rate) for distributing the first and second test data TWD 1 and 2, a data compression test to the parity memory block PMB can be carried out without increasing the number of test terminals.例文帳に追加

第１および第２試験データＴＷＤ１−２を分配するビット数（データの圧縮率）を変えることで、試験端子の数を増やすことなく、パリティメモリブロックＰＭＢに対するデータ圧縮試験を実施できる。 - 特許庁

Also, when coincidence is detected by the logical comparator 4 in a test of the present time, an uncoincidence detected signal detected in a test of the present time is added to a signal stored in the defect analyzing memory 7 in a test of the previous time, these signals are stored in a multi- bit memory.例文帳に追加

また今回のテストで論理比較器４で一致が検出されると前回のテストで不良解析メモリ７に記憶させた信号に今回のテストで検出された一致検出信号を加えて、これらの信号を多ビットメモリに記憶させる制御回路６を設ける。 - 特許庁

The memory test circuit constitutes a part of a test pattern, executes the test to a memory 2 according to a pattern mode signal for specifying the partial pattern consisting of a plurality of operation and stores the pattern mode signal in a defect information storing register 17 as the part of the defect information.例文帳に追加

本発明にかかるメモリテスト回路は、テストパタンの一部を構成し、複数の動作からなる部分パタンを指定するパタンモード信号に応じてメモリ２に対するテストを実行するとともに、パタンモード信号を不良情報の一部として不良情報格納レジスタ１７に格納するものである。 - 特許庁

At the test mode, a selector circuit 75 receives output of the selector circuits 72 and 74, and when an object of an operation test is a spare memory cell, the circuit 75 outputs an output of the selector circuit 74 to a test device as test output data TDout.例文帳に追加

セレクタ回路７５は、テストモード時において、セレクタ回路７２および７４の出力を受けて、動作テストの対象がスペアメモリセルである場合には、セレクタ回路７４の出力をテスト出力データＴＤｏｕｔとして、試験装置に対して出力する。 - 特許庁

A processing means is preset in a test condition memory portion 24 as a test condition when block failure is detected from an input portion 22 during a burn-in test, so that a burn-in board is attached/detached when block failure is detected during a burn-in test.例文帳に追加

予め入力部２２からバーンイン試験中にブロック不良を検出した場合の処理の仕方を試験条件として試験条件記憶部２４に設定しておき、バーンイン試験中にブロック不良を検出した場合には、バーンインボードの着脱を行う。 - 特許庁

To enable a semiconductor memory constituted of plural memory banks to simultaneously write the same data in each memory cell, to reduce the number of times of write-in operation and to shorten a test time.例文帳に追加

複数のメモリバンクで構成される半導体記憶装置において、各メモリセルに対して同一データを同時に書き込むことを可能とし、書き込み動作回数を低減して、テスト時間の短縮を実現する。 - 特許庁

To provide an information processor capable of exchanging a memory module to one of the same size whose specifications such as a bank configuration differ and performing a memory test when re-installing an identical memory module.例文帳に追加

同じサイズながらバンク構成などの仕様が異なるメモリモジュールに交換したり、同一メモリモジュールを装着し直したりする際にもメモリテストを実施できる情報処理装置を提供する。 - 特許庁

The fuse for redundancy substitution cuts off a memory cell array part corresponding to an address of a defective part to substitute a memory cell array part having a defect for a memory cell for redundancy according to a result of a pre-wafer-test.例文帳に追加

冗長置換用ヒューズは、プリウェハーテストの結果によって欠陥を有するメモリセルアレイ部分を冗長用メモリセルに置換するために、欠陥部のアドレスに対応するものを切断する。 - 特許庁

To provide a semiconductor integrated circuit in which a memory array region is divided independently without affecting each other and a self test of internal memory itself can be performed with one internal memory and less hardware constitution.例文帳に追加

１つの内部メモリと少ないハードウェア構成でメモリアレイ領域を互いに影響なく独立に分割し、内部メモリ自体のセルフテストを行うことができる半導体集積回路を提供する。 - 特許庁

To embody high relief efficiency with lesser hardware with a self-test circuit of a memory array of a two-dimensional relief system having a replacement memory row and a replacement memory column for relief.例文帳に追加

救済用の置換メモリ行および置換メモリ列を持つ２次元救済方式のメモリアレイの自己テスト回路において、少ないハードウェアで高い救済効率を実現するための手法を提供する。 - 特許庁

To obtain a semiconductor memory tester which can store and display the information of a plurality of test results at low cost.例文帳に追加

複数の試験結果の情報を記憶及び表示可能な低コストの半導体メモリ試験装置を提供する。 - 特許庁

When the change is different, the memory test devices TST and WS output information showing that the change is different.例文帳に追加

メモリ試験装置ＴＳＴ、ＷＳは、これら変化が異なるときに、異なることを示す情報を出力する。 - 特許庁

Following the initialization of an internal memory element, a set of a test signal group is generated and processed with a logic block.例文帳に追加

内部記憶要素の初期化に続いて、テスト信号群のセットが論理ブロックによって発生および処理される。 - 特許庁

To provide a semiconductor memory device having both of a self-test function and a self-redundancy function with simple constitution.例文帳に追加

自己テスト機能と自己冗長機能とを併せ持つ半導体記憶装置を簡単な構成で提供する。 - 特許庁

A circuit simulator 12 ascertains a circuit operation resting on data stored in the memory device 10 and a test specification 11.例文帳に追加

回路シミュレータ１２は、記憶装置１０と試験規格１１のデータに基づいて回路動作の確認を行う。 - 特許庁

The yield can be improved by performing a threshold value test of a memory cell after batch stress applying tests of a plurality of kinds.例文帳に追加

複数種類の一括ストレス印加試験後にメモリセルの閾値検査を行うことで歩留向上が図れる。 - 特許庁

To reduce the time required for a test by specifying a defect part generated in a memory part of a semiconductor storage circuit.例文帳に追加

半導体記憶回路のメモリ部で発生した不良箇所を特定し、テストに要する時間の短縮を図る。 - 特許庁

To provide a semiconductor device which incorporates an ECC circuit and can reduce costs required for a memory test.例文帳に追加

ＥＣＣ回路内蔵型で、メモリテストに要するコストを軽減できる半導体装置を提供することにある。 - 特許庁

A test image memory 108 stores image patterns to be formed when the ink concentration and the discharge amount are specified.例文帳に追加

テスト画像メモリ１０８は、インク濃度と吐出量を規定する際に形成する画像パターンを格納する。 - 特許庁

To provide a circuit for reducing a test time and a semiconductor memory device comprising the circuit.例文帳に追加

テスト時間を短縮化できるテスト容易化回路および当該回路を含む半導体記憶装置を提供する。 - 特許庁

To perform tests for faults such as leak between cells and low voltage between cells by a logical test with respect to a memory.例文帳に追加

メモリ１０７にたいして、論理的検査からセル間リーク故障やセル間の低電圧故障の検査を行なう。 - 特許庁

Thus, according to this memory test circuit, the real array section and the redundancy section can be tested separately.例文帳に追加

このように、本発明のメモリテスト回路によれば、実アレイ部と冗長部とを区別してテストを行うことができる。 - 特許庁

Encoded image data (code data) is stored in a memory 14 and a test pattern is detected by a detecting means 28.例文帳に追加

コード化された画像データ（コードデータ）をメモリ１４に保存し、検出手段２８によってテストパターンを検出する。 - 特許庁

To provide a memory test device compatible with various burst types with a simple configuration.例文帳に追加

簡単な構成で種々のバーストタイプに対応することができるメモリテスト装置を提供することを目的にする。 - 特許庁

To provide a semiconductor memory capable of setting an optional upper limit value of the number of error correction times when a test is performed.例文帳に追加

試験時にエラー訂正回数の上限値を任意に設定可能な半導体記憶装置を提供する。 - 特許庁