「memory-test」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

To provide a semiconductor memory having a data compression test function provided with an input circuit superior in load balance.例文帳に追加

負荷バランスの優れた入力回路を備えたデータ圧縮テスト機能を有する半導体記憶装置を提供すること。 - 特許庁

To perform a test of refresh characteristics in a semiconductor memory device having a function of refreshing without being instructed externally.例文帳に追加

外部から命令されることなくリフレッシュする機能を有する半導体記憶装置でリフレッシュ特性のテストを実施する。 - 特許庁

FLASH MEMORY DEVICE HAVING COLUMN PRE-DECODER WHICH CAN CHOOSE ALL COLUMN SELECTING TRANSISTOR AND ITS STRESS TEST METHOD例文帳に追加

全てのコラム選択トランジスタを選択することができるコラムプリデコーダを有するフラッシュメモリ装置とそのストレステスト方法 - 特許庁

To provide a testing device for performing an efficient test by preventing writing of an individual pattern unnecessary for a semiconductor memory device.例文帳に追加

半導体メモリデバイスに不要な個別パターンを書き込むことを防ぎ、効率よく試験を行う試験装置を提供する。 - 特許庁

To execute cell continuous transition tests for memory circuits having different sizes by one BIST circuit, and to test memory circuits having memory cells which are not the power of 2 in total.例文帳に追加

１つのＢＩＳＴ回路により異なるサイズのメモリ回路に対してセル連続遷移テストを実行できるようにすると共に、２の階乗でないメモリセル数のメモリ回路が混在する場合にも対応可能にする。 - 特許庁

After that, when the real fail bit data obtained by the normal test are copied to a buffer memory A106, an XOR calculation with predictive fail bit data of the buffer memory B108 is carried out and the result is copied to the buffer memory A106.例文帳に追加

以降、通常のテストで得られた実フェイルビットデータをバッファメモリＡ１０６にコピーすると、バッファメモリＢ１０８の予測フェイルビットデータとのＸＯＲ演算を行い、その結果をバッファメモリＡ１０６にコピーする。 - 特許庁

A test method of the nonvolatile semiconductor memory device has a (A) step for performing erasion of the memory cell with a FN system, and a (B) step for performing rewriting of the memory cell with the FN system after the (A) step.例文帳に追加

本発明に係る不揮発性半導体記憶装置のテスト方法は、（Ａ）ＦＮ方式でメモリセルの消去を行うステップと、（Ｂ）上記（Ａ）ステップの後、ＦＮ方式でメモリセルの書き戻しを行うステップとを有する。 - 特許庁

The memory mat selecting circuit 71 performs selecting operation so that the number of memory mats activated at the time performing a burn-in test is less than the number of memory mats activated at normal operation in accordance with the signal BI.例文帳に追加

メモリマット選択回路７１は、信号ＢＩに応じて、バーンイン試験実施時に活性化されるメモリマットの数が通常動作時に活性化されるメモリマットの数より少なくなる様に選択動作を行なう。 - 特許庁

This memory device selling device 12 stores the analysis results of defective contents, when defective bits exist on the memory devices as a result of inspections by a final test device 11 in a database 123 as memory device information.例文帳に追加

メモリデバイス販売装置１２はファイナルテスト装置１１にて検査を行なった結果メモリデバイスに不良ビットが存在する場合の不良内容の解析結果をメモリデバイス情報としてデータベース１２３に記憶する。 - 特許庁

In this trace circuit 1 to output trace data of a CPU, a FIFO memory 20 as a memory for output adjustment to adjust timing of output of the trace data and a developing device 11 to convert access data of the CPU into bit width for one word of the FIFO memory and to generate the bit pattern data for test to be used for the test of the FIFO memory are provided.例文帳に追加

ＣＰＵのトレースデータを出力するトレース回路１において、トレースデータの出力のタイミングを調整する出力調整用メモリであるＦＩＦＯメモリ２０と、ＣＰＵのアクセスデータをＦＩＦＯメモリの１ワード分のビット幅に変換し、ＦＩＦＯメモリの試験に用いる試験用ビットパターンデータを生成する展開器１１とを有する。 - 特許庁

A test value of a relation between a direction of a fluid and a hue value of the shearing stress liquid crystal for the test is stored in a memory, based on the image photographed concurrently by the two color cameras.例文帳に追加

２つのカラーカメラにより同時に撮影された画像に基づいて、流体の方向と前記検定用の剪断応力液晶の色相値との関係の検定値をメモリに格納する。 - 特許庁

Thereafter, the test output data in the FIFO memory 2 are read out after returning to the test mode A, and outputted from an output terminal 12, and the data are compared with expected value data, to thereby determine acceptance.例文帳に追加

その後、テストモードＡに戻し、ＦＩＦＯメモリ２のテスト出力データを読み出して出力端子１２から出力し、これを期待値データと比較して合否を判定する。 - 特許庁

To provide a semiconductor device in which verify-test time or the like are shortened and increment of the number of exclusive terminals for test is suppressed, in a semiconductor device provided with a non-volatile semiconductor memory.例文帳に追加

不揮発性半導体記憶装置を備えた半導体装置において、ベリファイ試験等の短縮を図るとともにテスト専用端子数の増大を抑止する半導体装置の提供。 - 特許庁

The memory 20 is stored with data, regarding the inlet gas amount corresponding to the charge state on the surface of the test piece which changes, according to the kinds and observation conditions of the test piece made of insulating material.例文帳に追加

メモリ２０は、絶縁材料製試料の種類及び観察条件によって変わる試料表面の帯電状況に応じた導入ガス量に関するデータが格納されている - 特許庁

When a test is made, a test signal from an external LSI tester is directly inputted into the memory element 31 by a control signal for the input changeover circuit 21 from the outside.例文帳に追加

テスト時には、外部からの入力切り替え回路制御信号によって、外部のＬＳＩテスタからのテスト信号が直にメモリ素子３１に入力される構成とされている。 - 特許庁

To unprecedentedly drastically shorten time for a test of a pattern memory for, for example, a performance test of a logic circuit using a tester.例文帳に追加

本発明は、試験装置に関し、例えば論理回路の動作の試験に適用して、パターンメモリの試験に要する時間を従来に比して格段的に短くすることができるようにする。 - 特許庁

To provide a test circuit, for example a BIST(Built-In Self Test) circuit, capable of testing any circuit to be tested (for example, a high speed semiconductor memory) easily with the actually working frequency.例文帳に追加

テスト回路（例えば、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路）において、被テスト回路（例えば、高速の半導体メモリ）を実動作周波数で容易にテストする。 - 特許庁

To provide a memory circuit in which relieving probability by a redundant cell is improved by reducing a compressibility in a test and a test time can be shortened by enabling simultaneous measurement by a tester.例文帳に追加

試験において圧縮率を下げて冗長セルによる救済確率を高くし，更に，テスタによる同時測定を可能にして試験時間を短縮できるメモリ回路を提供する。 - 特許庁

To shorten a test time by parallel processing of a plurality of chips when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND type flash-memory.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

This method is applied for read/write test on a check data, part and at the writing time of memory test, it is constituted so as to concurrently write the same date on a check data part as a data and certain specific part in the check data part.例文帳に追加

チェックデータ部分のリード・ライト試験の方法であって、メモリ試験のライト時に、チェックデータ部分にはデータ部のある特定部分と同じデータを同時にライトするように構成する。 - 特許庁

A DRAM 1 of a packet, system operated with an operation frequency of several hundreds MHz is provided with a burn-in mode in which a memory test is performed with an operation frequency of several tens MHZ at the time of a burn-in test.例文帳に追加

数百ＭＨＺの動作周波数で動作するパケット方式のＤＲＡＭ１は、バーンインテスト時には数十ＭＨｚの動作周波数でメモリテストを行うバーンインモードを備えている。 - 特許庁

To provide an event type test system reducing size of memory by compressing and storing event data for generating an event to be used for a test of a tested semiconductor device (DUT).例文帳に追加

被試験半導体デバイス（ＤＵＴ）の試験に使用するイベントを生成するためのイベントデータを圧縮して格納することによりメモリのサイズを減少させるイベント型テストシステムを提供する。 - 特許庁

A CPU 31 reads the test programs from the memory 32 in the indicated order according to the macroprogram and also sets the pin condition to allow a pattern control part 2 to perform the test content thereof.例文帳に追加

ＣＰＵ３１は、マクロプログラムに従い、その指定順にメモリ３２から試験プログラムを読み出すとともにピン条件を設定し、パターン制御部２にその試験内容を実行させる。 - 特許庁

And two divided voltage are compared by a comparing circuit 150 of a differential amplifier type, test command voltage is detected, and a circuit to be tested of a semiconductor memory is shifted to a test mode.例文帳に追加

そして、２つの分圧電圧を差動増幅型の比較回路１５０によって比較しテスト指令電圧を検出し、半導体記憶装置の被テスト回路をテストモードへ移行させる。 - 特許庁

The burn-in test of the semiconductor device 302 to be tested is performed by supplying scan-in signals S102, memory test signals S103 and test mode control signals S101 from the test pattern generation means 301 to the semiconductor inspection device 100, time measurement is performed in the time measurement means 305 for the test result and the generation time of a defect/a fault is specified.例文帳に追加

テストパターン発生手段３０１から半導体検査装置１００にスキャンイン信号Ｓ１０２、メモリテスト信号Ｓ１０３、テストモード制御信号Ｓ１０１を供給して被試験半導体装置３０２のバーンイン試験を行い、その試験結果は時間計測手段３０５で時間計測が行われ不良・故障の発生時間を特定する。 - 特許庁

A first test image signal inputted from an image signal generator 110 and a second test image signal read from an internal memory are synthesized and are displayed on one screen, and the degree of amplification of the first test image signal is adjusted until the hue sensitivity of the first test image signal becomes the same as that of the second test image signal.例文帳に追加

映像信号発生機器１１０から入力された第１テスト映像信号と内部メモリから読み出された第２テスト映像信号を合成して１つの画面に表示し，第１テスト映像信号の色相感度と第２テスト映像信号の色相感度が同じになるまで第１テスト映像信号の増幅度を調節する。 - 特許庁

Test signals are transmitted through a transmission electrode at test frequencies which are changed monotonously in a specified frequency band (S410), the test return loss value and insertion loss value for each test signal are derived, and then the test return loss value and insertion loss value thus derived are stored in a memory (S420).例文帳に追加

規定周波数帯域内において単調に変化させたテスト周波数でのテスト信号が送信電極を介して送信され（Ｓ４１０）、それらのテスト信号それぞれに対するテスト反射損失値及び挿入損失値を導出すると共に、それらの導出したテスト反射損失値及び挿入損失値をメモリに記憶する（Ｓ４２０）。 - 特許庁

To rapidly test a high-speed memory such as a DDR memory or the like by rapidly testing the memory by using a simply, low cost constitution memory-testing unit.例文帳に追加

本発明はメモリ試験方法及び装置並びに記憶媒体に関し、簡単、且つ、安価な構成のメモリ試験装置を用いてメモリの試験を高速に行うことができ、ＤＤＲ型のメモリ等の高速メモリの試験も高速に行うことを可能とすることを目的とする。 - 特許庁

When a test operation is performed, the memory divides the n-bit data output pins into eight groups to make the groups correspond to respective area in the memory, when a failure memory cell is relieved, failure relieving operation is performed for each memory area corresponding to data output pins of the eight groups.例文帳に追加

メモリはテスト動作時にｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。 - 特許庁

For the purpose of returning a system to a regular operation state after the test is terminated, the backup memory 3 storing switching information in the regular operation state is selected by backup memory control part 4, and switching information of the backup memory 3 is transferred to the switching information storage memory 5.例文帳に追加

試験終了後通常運用状態へ戻すため、通常運用状態のスイッチング情報を格納しているバックアップメモリ３をバックアップメモリ制御部４により選択し、そのバックアップメモリ３のスイッチング情報をスイッチング情報格納メモリ５に転送する。 - 特許庁

To generate a memory test pattern by VHDL description with respect to its method, device and program simply if a data sheet and a memory test sequence are prepared, without any knowledge of a very high speed integrated hardware description language (VHDL) and skill of circuit designing.例文帳に追加

本発明はメモリテストパターン合成方法，装置及びプログラムに関し，ＶＨＤＬの知識や回路設計スキルがなくても，メモリのデータシートやメモリテストシーケンスを用意すれば簡単にＶＨＤＬ記述のメモリテストパターンを作成できることを目的とする。 - 特許庁

In a memory macro 11, the measurement of a chip enable access time of the memory macro is started when a test chip enable signal Stce/is inputted through a terminal (node) TN 1, and a test address signal Stadd is inputted through a terminal (node) TN 2.例文帳に追加

メモリマクロ１１では、端子（ノード）ＴＮ１を介してテストチップイネーブル信号Ｓｔｃｅ／が入力され、端子（ノード）ＴＮ２を介してテストアドレス信号Ｓｔａｄｄが入力されたとき、メモリマクロのチップイネーブルアクセスタイムの測定が開始される。 - 特許庁

On a substrate for testing, a clock signal corresponding to an actual operation of the semiconductor device is supplied, and a test program for conducting a performance test on the first memory circuit is written from a tester to the second memory circuit of the second semiconductor device.例文帳に追加

試験用基板上において、上記半導体装置の実動作に相当したクロック信号を供給し、テスト装置から上記第２半導体装置の第２メモリ回路に上記第１メモリ回路の動作試験を行うテストプログラムを書き込む。 - 特許庁

A program counter switching part 109 is controlled so that an address value of the program counter 101 is selected when the address of the memory 117 is detected in the program counter 101 and an address value of the program counter 108 for test when the address of the external memory is detected in a test mode.例文帳に追加

プログラムカウンタ切替部109は、テストモード時に、プログラムカウンタ101にメモリ117のアドレスを検出したとき、プログラムカウンタ101のアドレス値を選択し、プログラムカウンタ101に外部メモリのアドレスを検出したとき、テスト用プログラムカウンタ108のアドレス値を選択するよう制御する。 - 特許庁

The program selector 15 connects the CPU 14 with the second control program memory 17 at a moment in time becoming the test start date from the received comparison results, and connects the CPU 14 with the first control program memory 16 at a moment in time becoming the test end date.例文帳に追加

プログラムセレクタ１５は、入力された比較結果から試験開始日時となった時点で、ＣＰＵ１４を第２制御プログラムメモリ１７に接続させ、試験終了日時となった時点で、ＣＰＵ１４を第１制御プログラムメモリ１６に接続させる。 - 特許庁

The test program comprises the program main body part PH, and the cycle definition part CP, and only rewriting for the cycle definition part CP for defining the information depending on the semiconductor memory is enough to conduct the test easily when the different kind of the semiconductor memory is tested.例文帳に追加

テストプログラムはプログラム本体部ＰＨとサイクル定義部ＣＰとからなり、異なる種類の半導体メモリをテストする際には、半導体メモリに依存した情報を定義するサイクル定義部ＣＰを書き換えるだけで、テストを容易に行うことができる。 - 特許庁

To provide a semiconductor device in which operation can be performed by only one test result output terminal even when a plurality of memories having different specifications one another, in a one chip type semiconductor device which mounts a memory and can perform a self test of the memory.例文帳に追加

メモリを搭載し、メモリの自己テストを実行可能な１チップ型半導体装置において、相異なる仕様を持つ複数のメモリを搭載する場合でも、テスト結果出力端子を１つで済ますことができる半導体装置の提供。 - 特許庁

Then, a test mode B is designated by the switching signal TA/TB, to thereby switch the transfer switch 8 to the terminal B side, and the test input data are read out from the FIFO memory 2 and imparted to the logic block 1, and a processing result outputted from the logic block 1 is stored in the FIFO memory 2 as test output data.例文帳に追加

次に、切替信号ＴＡ／ＴＢでテストモードＢを指定して切替スイッチ８を端子Ｂ側に切り替え、ＦＩＦＯメモリ２からテスト入力データを読み出して論理ブロック１に与え、この論理ブロック１から出力される処理結果をテスト出力データとしてＦＩＦＯメモリ２に格納する。 - 特許庁

The test control circuit outputs a control signal to the plurality of RAM-macro RAM1 to RAM7 so that one RAM-macro out of the plurality of RAM-macro RAM1 to RAM7 is inspected in a memory test execution period corresponding to one RAM-macro out of the plurality of memory test execution periods.例文帳に追加

そのテスト制御回路は、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のうちの１つのＲＡＭマクロがその複数メモリテスト実施期間のうちのその１つのＲＡＭマクロに対応するメモリテスト実施期間に検査されるように、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７に制御信号を出力する。 - 特許庁

This semiconductor integrated circuit incorporates a test circuit testing operation of a non-volatile memory, while the device has an output terminal outputting a test result and an operation terminal indicating operation control of the test circuit, and the device can indicate the number of write-in of the non-volatile memory, a write region, and write data from the operation terminal.例文帳に追加

不揮発性メモリの動作を試験する試験回路を内蔵すると共に、試験結果を出力する出力端子と、試験回路の動作制御を指示する操作端子を有し、その操作端子から不揮発性メモリの書き込み回数、買い込み領域及び書き込みデータを指示できる半導体集積回路を提供する。 - 特許庁

The transfer of the verification/test pattern of the DUT (external computer→FPGA for control→pattern storage memory), the transfer of the verification/test control data of the DUT (external computer→FPGA for control), and the transfer of the verification/test result (result storage memory→FPGA for control→external computer) are instructed by software for control through a microcomputer.例文帳に追加

ＤＵＴの検証／テストパターンの転送（外部コンピュータ→制御用ＦＰＧＡ→パターン格納メモリ）と、ＤＵＴの検証／テスト制御データの転送（外部コンピュータ→制御用ＦＰＧＡ）と、検証／テスト結果の転送（結果格納メモリ→制御用ＦＰＧＡ→外部コンピュータ）は、共にマイコンを介して制御用ソフトウェアによって指示される。 - 特許庁

A semiconductor integrated circuit test method is applicable to inspection of a semiconductor integrated circuit having multiple memory macros, wherein the number of memory macros to be selected in execution of a simultaneous read-out operation for simultaneously reading out written test data is smaller than the number of memory macros to be selected in execution of a simultaneous write-in operation for simultaneously writing in input test data.例文帳に追加

本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。 - 特許庁

The semiconductor memory test pattern forming method is structured; to make the operation data of the semiconductor memory test pattern described in a format independent of the types of semiconductor testing apparatus and; to output the test specifications of the above semiconductor memory based on the above operation data after verifying the above operation data with an emulation function corresponding to the above format.例文帳に追加

半導体メモリの試験パターンを作成する方法において、半導体試験装置の種類に依存しないフォーマットで記述された半導体メモリ試験パターンの動作データを作成し、上記動作データを上記フォーマットに対応するエミュレート機能により検証した後、上記動作データにもとづいて上記半導体メモリの試験仕様書を出力する構成とする。 - 特許庁

In a magnetic memory provided with a memory cell array in which memory cells having magnetic resistance elements being writable by changing resistance by making current flow are arranged in a matrix state, the test method of the memory includes a writing step performing writing of test data for the memory cell by using a writing pulse having height of writing pulse height or less during use also having narrower width than width of the writing pulse.例文帳に追加

電流を流して抵抗を変化させることにより書き込みが可能な磁気抵抗素子を有するメモリセルがマトリクス状に配列されたメモリセルアレイを備えた磁気メモリにおいて、使用時の書き込みパルスの高さ以下の高さを有しかつ当該の書き込みパルスの幅よりも狭い幅を有する書き込みパルスを用いて前記メモリセルに試験データの書き込みを行う書き込みステップを備えている。 - 特許庁

In this semiconductor device incorporating a logic chip having the prescribed functions and a memory chip storing data in a common package, the logic chip and the memory chip are connected through terminals for memory access such as a control signal terminal, an address terminal, a data terminal, the logic chip has a logic circuit having the prescribed function and a memory chip test circuit performing an operation test of the memory chip.例文帳に追加

本発明は，所定の機能を有するロジックチップとデータを記憶するメモリチップとを共通のパッケージ内に搭載する半導体装置において，ロジックチップとメモリチップとは，制御信号端子，アドレス端子，データ端子などのメモリアクセス用の端子を介して接続され，ロジックチップは，前記所定の機能を有する論理回路と，前記メモリチップの動作試験を行うメモリチップ試験回路とを有することを特徴とする。 - 特許庁