「memory-test」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

Specifically, the first memory chip can be directly accessed from the outside through selection of the external signal by the first selection circuit at a test mode.例文帳に追加

すなわち、試験モード時に、第１選択回路により外部信号を選択することで、第１メモリチップを外部から直接アクセスできる。 - 特許庁

This laminated semiconductor device includes continuity test-dedicated terminals 6a, 6b and 6c corresponding to memory chip cores 2a, 2b and 2c, respectively.例文帳に追加

積層型半導体装置は、メモリチップコア２ａ、２ｂ、２ｃそれぞれに対応して導通テスト専用端子６ａ、６ｂ、６ｃを有している。 - 特許庁

To provide a semiconductor memory device executing a test during data compression even when parity data are stored.例文帳に追加

パリティデータを格納した場合においてもデータ圧縮を行いつつテストを実行することを可能にした半導体記憶装置を提供する。 - 特許庁

In addition, the data inversion circuit 15 and the data inversion circuit 16 have a function of comparing an access address from the CPU to a memory 17 with a test address.例文帳に追加

また、データ反転回路とデータ反転回路は、ＣＰＵからメモリ17へのアクセスアドレスを検査アドレスと比較する機能を有する。 - 特許庁

SEMICONDUCTOR DEVICE PROVIDED WITH TEMPERATURE DETECTION FUNCTION AND TEST METHOD, AND CONTROL METHOD FOR SEMICONDUCTOR MEMORY PROVIDED WITH TEMPERATURE DETECTION FUNCTION例文帳に追加

温度検出機能を備えた半導体装置、試験方法、及び温度検出機能を備えた半導体記憶装置のリフレッシュ制御方法 - 特許庁

To provide a semiconductor memory provided with an auto-power down circuit which can give sufficient stress to chips in performing a stress test.例文帳に追加

ストレステスト実施時にチップに十分なストレスを与えることのできるオートパワーダウン回路を備えた半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory in which operation check in the worst case of combination of addresses can be performed and its test method.例文帳に追加

アドレスの組合せのワーストケースにおける動作チェックを行うことができる半導体記憶装置およびそのテスト方法を提供する。 - 特許庁

To provide a memory tester capable of generating a linear burst address and an interleave burst address without the need for creating individual test programs.例文帳に追加

個別にテストプログラムを作成しなくても、リニア用およびインターリーブ用のバーストアドレスを生成することのできるメモリテスタを提供する。 - 特許庁

To provide a semiconductor memory comprising a reference potential generating circuit which can generate a stable reference potential at the time of a test mode.例文帳に追加

テストモード時に安定した基準電位を発生することが可能な基準電位発生回路を含む半導体記憶装置を提供する。 - 特許庁

A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.例文帳に追加

自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁

A semiconductor memory provided with an access sequencer for simultaneously accessing a plurality of memory cells in the direction of data lines 111 to 114 and the direction of word lines 101 to 104 at the time of a write access to the memory array 100 of the above constitution and a test decoder 300 which is a control signal generation circuit improves write access processing efficiency and shortens test access time by using the test decoder 300.例文帳に追加

前記構成のメモリアレイ１００に対して、書込みアクセスにおいてデータ線１１１，１１２，１１３，１１４方向、及びワード線１０１，１０２，１０３，１０４方向に複数のメモリセルを同時にアクセスするアクセスシーケンサ、及び制御信号生成回路としてのテストデコーダ３００を設け、前記テストデコーダ３００を用いて、書込みアクセス処理効率の向上を図り、テストアクセス時間を削減する。 - 特許庁

When a test command code preset to a microprogram ROM part 11 is executed, execution control of the program is shifted to a test mode memory area block 41, and the functional block 3 to be tested is tested by an access control part 12 and a selector circuit 2 corresponding to an evaluation program written in the test mode memory area block 41.例文帳に追加

予めマイクロプログラムＲＯＭ部１１に設定されたテスト用の命令コードが実行されると、プログラムの実行制御がテストモードメモリエリアブロック４１に移され、テストモードメモリエリアブロック４１に書き込まれている評価用プログラムにしたがって、アクセス制御部１２およびセレクタ回路２によってテスト対象とする機能ブロック３のテストが行われる。 - 特許庁

To solve problems that a simultaneous write access to a number of memory cells connected in parallel in a data line direction, i.e. multiplex selection, is inhibited as a memory function, and in a memory array of the above constitution, a write access time is long and test time cannot be shortened.例文帳に追加

データ線方向に並列に多数接続されたメモリセルへの同時書込みアクセス、すなわち、セル多重選択は、メモリ機能的に禁止であり、前記のような構成のメモリアレイでは、書込みアクセスが長く、テスト時間の短縮が図れない。 - 特許庁

A semiconductor integrated circuit is provided with a memory section (5) which has a plurality of memory banks (BNK0 to BNK3) and is accessed by specifying an X address and an Y address and a self-test section (3) which tests the memory section by responding to an instruction made by a command.例文帳に追加

半導体集積回路は、複数のメモリバンク（ＢＮＫ０〜ＢＮＫ３）を有し、バンクアドレス、Ｘアドレス及びＹアドレスを指定してアクセスされるメモリ部（５）と、コマンドによる指示に応答して前記メモリ部をテストするセルフテスト部（３）を有する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

In an address generating section of an arithmetic logic operation section, an address of a semiconductor memory storing a test pattern is generated based on the prescribed calculating equation, this address is sent to a shift register 32 for inputting an address, and a test pattern is written in a semiconductor memory by specifying this address.例文帳に追加

算術論理演算部のアドレス発生部にて、テストパターンを格納すべき半導体メモリのアドレスを所定の演算式に基づいて発生させ、かかるアドレスをアドレス入力用シフトレジスタ３２に送り、このアドレスの指定により半導体メモリにテストパターンが書き込まれる。 - 特許庁

In the information processor for performing the memory test for the RAM module to be installed at the time of activation, it is decided whether or not a change has occurred to the RAM module at the time of initialization compared with the time of previous activation, and performance of the memory test of the RAM module is controlled on the basis of the decision result.例文帳に追加

起動時に、装着されるＲＡＭモジュールのメモリテストを実施する情報処理装置において、起動時にＲＡＭモジュールに前回起動時と比べて変化があるか否かが判断され、当該判断結果に基づいてＲＡＭモジュールのメモリテストの実行が制御される。 - 特許庁

Therefore, even when it is required that an internal address signal is supplied to a defective data storing memory 22 and an input address signal is supplied to a defect history storing memory 24, the requirement can be realized by only one time test without performing test for two times.例文帳に追加

そのため、不良データ格納メモリ２２に内部アドレス信号を供給し、不良履歴格納メモリ２４に入力アドレス信号を供給する要求がある場合であっても、２度の試験を行うことなく、１度の試験により、上記要求を実現することが可能となる。 - 特許庁

A defect analyzing section 30 performs relief analysis of a memory device based on the test result stored in the storage device section 40 and a test result performed for a memory device under second environment (e.g. environment in which temperature is set to 0°C) being different from the first environment.例文帳に追加

不良解析部３０は、保存装置部４０に保存された試験結果と、第１環境とは異なる第２環境（例えば、温度が１００℃に設定された環境）下においてメモリデバイスに対して行う試験結果とに基づいて、冗長メモリを用いたメモリデバイスの救済解析を行う。 - 特許庁

A digital composite device 20 is provided with a printed wiring board 30, which is a semiconductor device having a flash memory 8 serving as a nonvolatile storage means, and the flash memory 8 is provided with a product program area 8a for storing a product program and a test program area 8b for storing a test program.例文帳に追加

ディジタル複合装置２０は非揮発性記憶手段であるフラッシュメモリ８を備えた半導体装置であるプリント配線基板３０を備え、フラッシュメモリ８は、製品プログラムを格納する製品プログラム領域８ａと、テスト用プログラムを格納するテスト用プログラム領域８ｂとを有する。 - 特許庁

In a processor 1, a program executing command code 5a is supplied to a selecting means (MUXC) 8 via an instruction register (IR) 5 from a program memory 3, and a memory test executing pseudo-command code 7a is supplied to the selecting means (MUXC) 8 from a test circuit 7.例文帳に追加

プロセッサ１において、プログラムメモリ３からはプログラム実行のための命令コード５ａがインストラクションレジスタ（ＩＲ）５を介して選択手段（ＭＵＸＣ）８へ、テスト回路７からはメモリテスト実行のための擬似命令コード７ａが選択手段（ＭＵＸＣ）８へ供給される。 - 特許庁

A state machine 14 is made non-activation by a control signal from the outside of a chip, a flash control bus 15 is taken out to the outside, and a microcomputer 16 for test in which a memory storing a test program is incorporated or to which the memory is externally attached is connected, and tests of peripheral circuits and storage regions are performed.例文帳に追加

チップ外部よりの制御信号によりステートマシーン１４を非活性とし、フラッシュ制御バス１５を外部に取り出し、テストプログラムを格納するメモリを内蔵するまたは該メモリが外付けされる検査用マイコン１６を接続して、周辺回路および記憶領域の検査を行う。 - 特許庁

To provide a device and a method for checking memory, a storage medium and an information processor, with which the confirmation test of fault detection can be easily performed and time required for a memory check can be optimized and shortened.例文帳に追加

故障検出の確認試験を容易に行うことができ、またメモリチェックに要する時間を最適化し短くできる、メモリチェック装置，メモリチェック方法，記憶媒体，情報処理装置を提供する。 - 特許庁

In a test operation, a potential difference between the bit-line pair BLm, NBLm is reduced by grounding the bit-line BLm conducting to an H-side memory holding node of a memory cell Mn_m.例文帳に追加

テスト動作時において、メモリセルＭｎ＿ｍのＨ側記憶保持ノードと導通するビット線ＢＬｍを所定時間接地することによって、ビット線対ＢＬｍ，ＮＢＬｍ間の電位差を小さくする。 - 特許庁

The data input circuit 4 generates test bit data 16, 17 by the bit number per one word of the memory 2A from respresentative one bit data 13 from the BIST sub-circuit 1 to be written in the memory 2A.例文帳に追加

データ入力回路４は、ＢＩＳＴサブ回路１からの代表１ビットデータ１３からメモり２Ａ等の１語当りのビット数だけのテストビットデータ１６，１７を生成しメモり２Ａ等に書き込む。 - 特許庁

During the wafer burn-in test operation, a write/read control means 607 controls the write operation to the memory cell array 601 and read operation from the memory array 601 in response to the signal to be applied to the fourth pin A3.例文帳に追加

ウェハバーンインテスト時、書込み／読出し制御手段607 が第４ピンA3に印加される信号に応答して前記メモリセルアレイ601 に対する書込み動作及び前記メモリセルアレイ601 からの読出し動作を制御する。 - 特許庁

A semiconductor integrated circuit 1 comprises at least one memory 21 for storing data, and at least one BIST (Built-In Self Test) circuit 10 for testing the memory 21.例文帳に追加

半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。 - 特許庁

When a test pattern is inputted to semiconductor memory devices 11, 12,..., 1n to be tested from an ALPG (algorithmic pattern generator) a pattern is inputted to a No-Go flag 20 from the semiconductor memory devices 11, 12,..., 1n.例文帳に追加

試験対象である半導体メモリデバイス１１，１２，…，１ｎにＡＬＰＧからテストパターンを入力すると、半導体メモリデバイス１１，１２，…，１ｎからＮｏ−Ｇｏフラッグ２０にパターンが入力される。 - 特許庁

The memory test device tests the memory which stores confidential information data which cannot be read from the outside unless it is encrypted, by using data for check created based on the confidential information data.例文帳に追加

暗号化されない限り外部より読み出し不可能な機密情報データを記憶するメモリを、機密情報データに基づいて生成されたチェック用データを用いて検査するメモリ検査装置である。 - 特許庁

To provide an architecture capable of avoiding an error by previously carrying out a predictive diagnosis of a defective memory cell having a small margin in an SRAM block with an acceleration test, and to provide a defective memory cell predictive diagnosis method.例文帳に追加

ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法を提供する。 - 特許庁

To provide a semiconductor memory device in which normal operation or test operation is performed by variably controlling access paths between a plurality of input/output ports and a plurality of memory regions, and a method therefor.例文帳に追加

複数個の入出力ポートと複数個のメモリ領域の間のアクセス経路を可変的に制御してノーマル動作またはテスト動作を行う半導体メモリ装置及びその方法を提供すること。 - 特許庁

To provide a differential amplification sense amplifier circuit for detecting a defective characteristic margin of a memory cell due to a crystal defect etc. without an increase in the area of a memory cell region in a test of an SRAM.例文帳に追加

ＳＲＡＭの検査において、メモリセル領域の面積増加なく、結晶欠陥等によるメモリセルの特性マージン不良を初期検査で検出するための差動増幅型センスアンプ回路を提供する。 - 特許庁

To enable the test of all bits including a memory area part to which an external master device cannot refer in a normal mode in a circuit where a plurality of master devices compete against each other for access to a memory.例文帳に追加

複数のマスターデバイスがメモリにアクセス競合する回路において、ノーマルモードでは外部のマスターデバイスが参照することができないメモリ領域部分も含む全ビットのテストを可能とする。 - 特許庁

To shorten the time required for displaying, by simplifying operation for displaying a physical map from a result of a memory test of a semiconductor integrated circuit device(IC), mixed in plural memory blocks.例文帳に追加

複数のメモリブロックが混在する半導体集積回路装置（ＩＣ）のメモリテストの結果から、物理マップを表示するための作業を簡略化し、表示までの時間を短縮することを目的とする。 - 特許庁

Next, the test program is stored in a first address of a memory section which is provided in the semiconductor circuit and the argument set with the predetermined value is stored in a second address of the memory section.例文帳に追加

次に、前記テストプログラムを前記半導体回路内に設けられる記憶部の第１のアドレスに格納し、かつ、前記所定の値が設定された引数を前記記憶部の第２のアドレスに格納する。 - 特許庁

To prevent unnecessary stress from being applied to a memory cell in a previously verify-passed chip in a program/program-verify cycle, and a erase/erase-verify cycle in a simultaneous test of plural chips of a non-volatile semiconductor memory.例文帳に追加

不揮発性記憶装置の複数チップにおける同時検査においてプログラム／プログラムベリファイサイクル、イレーズ／イレーズベリファイサイクルで先にベリファイパスしたチップ内のメモリセルに不要なストレスを加えないようにする。 - 特許庁

The performance of reading out and comparing the data can be set in a test operation selecting part 2 after resuming the power supply to the memory 9, and this setting is effective even after resuming the power supply to the memory 9.例文帳に追加

メモリ９への給電再開後にデータの読出および比較を行うことを試験動作選択部２に設定することができ、この設定はメモリ９への給電再開後も有効である。 - 特許庁

The failure relief data prepared by the relief arithmetic unit 20 are transmitted to a failure relief device 30 where the failure relief is performed on the memory device determined as failure by the memory test devices 10a to 10n.例文帳に追加

救済演算装置２０で作成された不良救済データは、不良救済装置３０に送信され、メモリ試験装置１０ａ〜１０ｎで不良と判定されたメモリデバイスの不良救済が行われる。 - 特許庁

The checking PC 600 receives data memory information about the PLC 300 after alarm monitoring system operation test from the PLC, and an intermediate file generation part 651 generates an intermediate file to store it in a memory 610.例文帳に追加

チェック用ＰＣ６００は、警報監視システム動作試験後のＰＬＣ３００のデータメモリ情報を、ＰＬＣから受信し、中間ファイル生成部６５１が、中間ファイルを生成してメモリ６１０に格納する。 - 特許庁

Each chip has a variable resistance element CC formed simultaneously by a process common to the memory cell between interconnected test pads TT and TB of a first pad for memory location detection.例文帳に追加

各チップは、相互に接続される第１のメモリ位置検知用パッドのテストパッドＴＴ，ＴＢ間に、それぞれ、メモリセルと共通のプロセスにより同時に形成される可変抵抗素子ＣＣを有する。 - 特許庁

To apply appropriate stress to a whole semiconductor integrated circuit including a memory circuit also at a test of reliability such as burn-in in a semiconductor integrated circuit incorporating a memory circuit.例文帳に追加

メモリ回路を内蔵する半導体集積回路において、バーンイン等の信頼性テスト時にメモリ回路まで含めた半導体集積回路全体に適切なストレス印加を行うことが困難である。 - 特許庁

A program memory section 24 is prepared in a pattern generator generating testing patterns and one of a plurality of memory sections prepared in the semiconductor testing device to memorize test conditions of DUT.例文帳に追加

プログラムメモリ部２４は、試験パターンを生成するパターンジェネレータに設けられており、ＤＵＴの試験条件を記憶するために半導体試験装置に複数設けられているメモリ部等の１つである。 - 特許庁

To provide a semiconductor integrated circuit device incorporating memory BIST being programmable without newly incorporating a memory for BIST instruction and a self-test method for a semiconductor integrated circuit device.例文帳に追加

ＢＩＳＴ命令用メモリを新たに組み込むことなく、プログラマブルなメモリＢＩＳＴを内蔵する半導体集積回路装置、及び半導体集積回路装置の自己テスト方法を提供する。 - 特許庁

The defective memory cell is detected by continuing dummy read operation on the same memory cell immediately after write operation on the memory cell with an internal clock signal having a frequency increased with respect to a test mode clock signal responsive to each write access request issued according to a test pattern, and surely simulating the worst case.例文帳に追加

テスト・パターンにより発行される各ライト・アクセス要求に応答して、テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を使用して、メモリ・セルに対してライト動作直後に、同一のメモリ・セルに対してダミー・リード動作を続け、最悪の場合の状況を確実にシミュレートして、欠陥メモリ・セルを検出する。 - 特許庁

Built-in self test is started by the command of CPU 12 and the test results of a memory 11 and a logic circuit group 13 are read from the memory inspection compressor 17 and the logic circuit inspection compressor 15, it is compared with an expectation value which is previously stored in the memory 11 and the result is diagnosed in the one chip microcomputer 10.例文帳に追加

そして、ＣＰＵ１２の指令により組み込み自己検査を起動し、メモリ１１および論理回路群１３のテスト結果をメモリ検査用圧縮器１７および論理回路検査用圧縮器１５から読み出して、１チップマイクロコンピュータ１０内部において、あらかじめメモリ１１に記憶されている期待値とそれぞれ比較し結果診断を行う。 - 特許庁