「memory-test」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

A semiconductor memory 1 generates a high speed internal clock by a DLL circuit 16 based on a clock signal inputted from a tester in a test mode.例文帳に追加

半導体記憶装置１は、テストモードにおいて、テスタから入力されるクロック信号をもとにＤＬＬ回路１６によって高速の内部クロックを発生する。 - 特許庁

To provide a semiconductor memory capable of performing a burn-in test capable of impressing desired voltage stress across bit lines without using a sense amplifier circuit.例文帳に追加

センスアンプ回路を用いることなくビット線間に所望の電圧ストレスを印加可能なバーンインテストを実行可能な半導体記憶装置を提供する。 - 特許庁

A test program 8 is not only downloaded from a PC2 for downloading connected to the device 1 to be tested to an embedded memory 5 but also booted.例文帳に追加

試験対象装置１に接続されたダウンロード用ＰＣ２から、内蔵メモリ５にテストプログラム８をダウンロードすると共にテストプログラム８を起動する。 - 特許庁

To provide a method for preparing a transformation table for transforming fail bit map data in the test process of a semiconductor memory into physical coordinates using design data.例文帳に追加

半導体メモリのテスト工程におけるフェイルビットマップデータを物理座標に変換するテーブルを設計データを利用して作成する方法を提供する。 - 特許庁

To provide a semiconductor memory device which can perform a normal operation even when entry is performed erroneously for a test mode and external applying voltage for an internal circuit is low.例文帳に追加

誤ってテストモードにエントリしたときで、内部回路への外部印加電圧が低いときでも、通常動作が可能な半導体記憶装置を提供する。 - 特許庁

The memory cell array section MCA and a column selector CS receive the address signal a''' and a second test circuit section TCi2 receives the scan-out signal SiOUT1.例文帳に追加

アドレス信号ａ’’’は，メモリセルアレイ部ＭＣＡおよびカラムセレクタＣＳに入力され，スキャンアウト信号ＳｉＯＵＴ１は，第２テスト回路部ＴＣｉ２に入力される。 - 特許庁

To provide a semiconductor device capable of suppressing the occupied area of a test circuit from increasing and simultaneously testing operations tests of plural memory circuits.例文帳に追加

試験回路の占有面積増加を抑え、且つそれにより複数のメモリ回路の動作試験を同時に実施することが可能な半導体装置を提供すること。 - 特許庁

By switching response of at least one test magnetic memory cell (530), the amount of current generated by the write current generator (510) is decided.例文帳に追加

この少なくとも１つのテスト磁気メモリセル(530)の切替え応答により、書込み電流発生器(510)によって生成される書込み電流の量が決定される。 - 特許庁

To provide a memory device that can generate the reference voltage not affected by the voltage fluctuations of the power supply and is suitable for a burn-in test.例文帳に追加

電源電圧の変動の影響を受けない参照電圧が生成される記憶装置であって、バーンインテストを行うのに適した記憶装置を実現する。 - 特許庁

To simplify control constitution for changing over a normal operation and a test mode operation; to simplify circuit constitution of a FIFO memory; and to reduce the circuit scale.例文帳に追加

通常動作とテストモード動作を切り換えるための制御構成を簡単にして、ＦＩＦＯメモリの回路構成が簡単で、回路規模を小型化する。 - 特許庁

To provide a non-volatile ferroelectric memory, in which a defective cell can be easily detected and removed even if a process condition is changed without requiring another test mode, and a detecting method for a defective cell using the memory.例文帳に追加

別のテストモードが必要なく、工程条件が変わっても容易に不良セルを検知して除去することのできる不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法を提供する。 - 特許庁

To perform simultaneously a test and replacement analysis for a plurality of memory circuits mounted on the same chip, and to suppress increment of additional circuits such as BIRA circuit to the absolute minimum for increment of the number of memory circuits.例文帳に追加

同一チップに搭載される複数のメモリ回路に対して同時にテストおよび置換解析を行うことができ、メモリ回路数の増加に対するＢＩＲＡ回路等の付加回路の増大を最小限に抑える。 - 特許庁

A semiconductor memory device 100A is provided with memory cell arrays 10A, 10B, a data bus 40, a reference voltage generating circuit 72, a voltage drop circuit 73, a VPP generating circuit 76, a circuit group 77, and a test circuit 80.例文帳に追加

半導体記憶装置１００Ａは、メモリセルアレイ１０Ａ，１０Ｂと、データバス４０と、基準電圧発生回路７２と、電圧降圧回路７３と、ＶＰＰ発生回路７６と、回路群７７と、テスト回路８０とを備える。 - 特許庁

A flag processor instruction which uses the variable word length memory enables a low-cost efficient process and a flag memory, a status test flag, and a latched condition state can directly be referred to.例文帳に追加

可変ワード長メモリを利用するフラグプロセッサ命令セットにより、低コストで効率的な論理処理が可能となり、フラグメモリ、ステータステストフラグ、およびラッチされた条件状態に対する直接の参照を行うことができる。 - 特許庁

At the test mode, a power source is supplied to memory cells of rows to be tested from the first power source supply end, simultaneously, a power source is supplied to memory cells other than a row to be tested from the second power source supply end.例文帳に追加

テストモード時には、第１の電源供給端からテスト対象行のメモリセルに電源を供給すると同時に、第２の電源供給端からテスト対象行以外のメモリセルに電源を供給する。 - 特許庁

To allow omission of a series of processing such as transmission of writing/reading operation with respect to a fail memory in the case where a semiconductor device to be measured is tested, of which a high speed test for a flash memory, etc. is unnecessary.例文帳に追加

フラッシュメモリなどのように高速の試験を行う必要のない被測定半導体デバイスを試験する場合におけるフェイルメモリへの書込み・読出転送という一連の処理を省略できるようにする。 - 特許庁

To provide a replacement judging circuit which can perform high speed replacement judgement, a semiconductor memory and a semiconductor memory test device incorporating this circuit.例文帳に追加

半導体メモリ試験を行う際に大容量の不良解析メモリを必要とせず、高速な置換判定を行うことのできる置換判定回路およびこれを搭載した半導体メモリおよび半導体メモリ試験装置を提供する。 - 特許庁

To provide the nonvolatile semiconductor storage device which can test through single measurement whether or not the thresholds of all memory cells are in a proper range after all the memory cells are set in a written or erased state.例文帳に追加

全メモリセルを書き込みまたは消去の状態に設定した後、全メモリセルの閾値が適正な範囲にあるかどうかを１回の測定で高速にテストすることのできる不揮発性半導体記憶装置を提供すること。 - 特許庁

To provide a memory test device which increases the number of countable lines without causing significant increase in cost, while efficiently counting the number of fails for each line of a memory device in a short time.例文帳に追加

メモリデバイスのライン毎のフェイル数を短時間で効率良く計数することができるとともに、コストの大幅な上昇を招くことなく計数可能なライン数を増加させることができるメモリ試験装置を提供する。 - 特許庁

To suppress deterioration of an access speed to a memory cell in a normal access mode in adding a forced access mode for a redundant cell test to a data line shift circuit in a semiconductor memory having a data line shift redundant circuit system.例文帳に追加

データ線シフト冗長回路方式を有する半導体メモリにおいて、データ線シフト回路に冗長セルテスト用の強制アクセスモードを付加する際、通常アクセスモード時のメモリセルへのアクセス速度の劣化を抑制する。 - 特許庁

To provide a pre-charge control signal generating circuit having a pre-charge function of non-synchronism which can perform a required test without being restricted by performance of a memory tester, and a semiconductor memory using this circuit.例文帳に追加

メモリテスタ装備の性能に制限されないで必要なテスト動作を行うことができる非同期のプリチャージ機能を有するプリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置を提供する。 - 特許庁

A memory tester 101 informs size of DUT to an analysis server 104 after the end of test (step S301), and performs buffering of fail bit data stored in a fail memory and extraction of fail information (step S302).例文帳に追加

メモリテスタ１０１は、試験終了後にＤＵＴのサイズを解析サーバ１０４に通知し（ステップＳ３０１）、フェイルメモリに記憶されたフェイルビットデータのバッファリング及びフェイル情報の抽出を行う（ステップＳ３０２）。 - 特許庁

The semiconductor device adopts a multiplexer (13) which select the memory controller or the built-in self-test circuit in a switchable manner as a circuit for connecting to the memory interface conforming to the control information input from the outside through the TAP controller.例文帳に追加

ＴＡＰコントローラを介して外部から入力する制御情報に従ってメモリインタフェースに接続する回路としてメモリコントローラ又ビルトインセルフテスト回路を切り替え可能に選択するマルチプレクサ（１３）を採用する。 - 特許庁

A redundancy detecting circuit 30 detecting whether a redundant program means is used or not is provided, at a redundancy memory cell test, operation of a redundant memory cell decoder 15 is controlled in accordance with whether a redundant program means 16 is used or not.例文帳に追加

冗長プログラム手段の使用の有無を検出する冗長検出回路３０を設け、冗長メモリセルテスト時に、冗長プログラム手段１６の使用有無に応じて冗長メモリセルデコーダ１５の動作を制御する。 - 特許庁

A test section 18 outputs a control signal CNTL to two memory circuits 21, 23, and each memory circuit 21, 23 outputs read-out data RDAT-1, RDAT-2 to comparison discriminating circuits 22, 24 responding to it.例文帳に追加

試験部１８は、２つのメモリ回路２１，２３に制御信号ＣＮＴＬを出力し、各メモリ回路２１，２３はそれに応答して読み出しデータＲＤＡＴ−１，ＲＤＡＴ−２を比較判定回路２２，２４に出力する。 - 特許庁

To provide a semiconductor memory device and a control method of a semiconductor memory device by which a testing time can be shortened at the time of a test, while keeping low current consumption operation at the time of normal access operation.例文帳に追加

通常のアクセス動作時における低消費電流動作を維持しながら、試験時において、試験時間を短縮することが可能な半導体記憶装置及び半導体記憶装置の制御方法を提供すること - 特許庁

To provide a semiconductor memory device repair a memory cell having exceptionally large gate leak current detected by a "0" margin test, without increasing a circuit area or increasing cost.例文帳に追加

“０” マージンテストにより例外的に大きなゲートリーク電流のメモリセルが検出された場合においても、回路面積の増大やコストの上昇を伴うことなくこれを救済することが可能な半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor storage device, which simply makes only the malfunctioning block to be non-selective, when the malfunctioning block is included in the plurality of memory blocks, and which can execute a prescribed test operation for the plurality of memory blocks.例文帳に追加

複数のメモリブロックの中に不良ブロックが含まれる場合に、その不良ブロックだけを簡易的に非選択にして、複数のメモリブロックに対して所定のテスト動作を実行可能な半導体記憶装置を提供する。 - 特許庁

To reduce circuit scale and to shorten a test time without requiring a data selector for writing data directly to an ECC memory in a semiconductor memory device having an ECC function for data having 32 bits data width.例文帳に追加

３２ビットデータ幅のデータに対するＥＣＣ機能を有する半導体メモリ装置において、ＥＣＣメモリに直接データを書き込むためのデータセレクタを必要とせず、回路規模の縮小と検査時間の短縮を図る。 - 特許庁

To provide a rewritable memory readout control device capable of positively inhibiting readout and rewriting of data written in a rewritable memory, from the outside while allowing an operation confirmation test to be easily performed from the outside.例文帳に追加

書き換え可能メモリに書き込まれたデータの外部からの読出および書き換えを確実に禁止することができ、かつ、外部から動作確テストを容易に行うことができる書き換え可能メモリ読出制御装置を提供する。 - 特許庁

To provide a semiconductor device installed with a self test function accessible to all memory regions of non-volatile memory during burn-in by providing freedom in combination of semiconductor integrated circuit loaded on the semiconductor device.例文帳に追加

半導体装置に搭載される半導体集積回路の組み合わせに自由度をもたせ、且つ、バーンイン時に不揮発性メモリの全メモリ領域にアクセス可能な自己テスト機能内蔵の半導体装置を提供する。 - 特許庁

To provide the constitution of a semiconductor storage device which automatically detects a defective memory cell through a self-test and can store the defect address corresponding to the defective memory cell without using a fuse circuit.例文帳に追加

セルフテストによって欠陥メモリセルの検出を自動的に行なうとともに、欠陥メモリセルに対応する不良アドレスをヒューズ回路を用いることなく記憶することが可能な半導体記憶装置の構成を提供する。 - 特許庁

To provide a test method for ferroelectric memory by which normal/ defective conditions of an imprint characteristic and an imprint lifetime can be discriminated efficiently with non-destruction from a hysteresis characteristic of a capacitor in a ferroelectric memory.例文帳に追加

強誘電体メモリ内のキャパシタのヒステリシス特性からそのインプリント特性およびインプリント寿命の良否判定を効率的に、しかも非破壊で行うことができる強誘電体メモリの試験方法を提供する。 - 特許庁

The method for testing a semiconductor integrated circuit having a novolatile memory element and a peripheral circuit part other than the novolatile memory element comprises a first step for applying a high voltage to all memory cells in the novolatile memory element and a second step for imparting a test pattern to the peripheral circuit part other than the novolatile memory element while applying a high voltage wherein both steps are performed simultaneously.例文帳に追加

不揮発性記憶素子と不揮発性記憶素子以外の周辺回路部を備えた半導体集積回路の試験方法において、不揮発性記憶素子の全メモリセルに高々電圧を印加する第１のステップと、不揮発性記憶素子以外の周辺回路部に高電圧を印加しながら試験パターンを付与する第２のステップとを有し、上記両ステップを同時に実施する。 - 特許庁

After writing data in the memory cells according to a test pattern in which logical values are set so that the memory cells surrounding a target cell have a polarity (logic) repelling that of the target memory cell, all the memory cells are repetitively read to determine that the logical values are equal to those in writing, thereby identifying a defective memory cell.例文帳に追加

本発明は、ターゲットのメモリセルの極性（論理）に対して、周囲のメモリセルの極性が反発になるように論理値が設定されたテストパターンにしたがって、メモリセルにデータを書き込んだ後、全てのメモリセルについて、繰り返し読み出し動作を行い、書き込みのときと同じ論理値であることを判定することによって、不良メモリセルを特定することを特徴とする。 - 特許庁

A comparator 133c compares data parts designated by the EPI in the test data pointed out by the erasure pointer and the test data after the erasure on the memory 133a and gives a comparison result CR to the CPU 12 as a verification result of the erasure pointer function.例文帳に追加

比較器１３３ｃは、イレージャーポインターとメモリ１３３ａ上のイレーズ後のテストデータのうち、それぞれＥＰＩの指定するデータ部分を比較し、その比較結果ＣＲをイレージャーポインター機能の検証結果としてＣＰＵ１２に渡す。 - 特許庁

Test input of the random pattern and an output from the memory 101 compose a test input of the logic circuit 103, it is decided whether a fault exists or not by taking the output response into a compression circuit 106 and comparing it with an expected value.例文帳に追加

ランダムパタンのテスト入力と、メモリ１０１からの出力を論理回路１０３のテスト入力とし、その出力応答を圧縮回路１０６に取り込んで期待値と比較することで、不良があったかどうかを判断する。 - 特許庁

To make the normal shift to a test mode compatible with the prevention of overshooting and undershooting of an input signal in the normal mode in a semiconductor memory device having a normal mode and a test mode as the operation modes.例文帳に追加

通常モードおよびテストモードを動作モードとして有する半導体記憶装置において、通常モード時の入力信号のオーバーシュートおよびアンダーシュートを防ぐことと、テストモードへの正常な移行との両立可能を図る。 - 特許庁

To provide a semiconductor memory in which the reliability of a wafer burn-in test can be improved by detecting whether stress voltage is securely applied to all word lines including redundant word lines at the time of a wafer burn-in test.例文帳に追加

ウェハーバーイン試験時に、冗長ワード線を含むすべてのワード線にストレス電圧が確実に印加されたか否かを検出可能とすることにより、ウェハーバーイン試験の信頼性を向上させ得る半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory inspection apparatus in which a test can be performed with the minimum specification value of an address cycle by preventing existence of an useless setting period in a test cycle without using a high speed control means by inexpensive and simple circuit constitution.例文帳に追加

安価で簡単な回路構成により、高速な制御手段を用いずに、テストサイクル内に不要な設定期間の存在をなくし、アドレスサイクルの最小仕様値で試験可能な半導体メモリ検査装置を提供する。 - 特許庁

To solve a problem that when transmitting a test pattern from an LSI tester in the LSI tester or an LSI tester simulation model, which range of an address area in a DUT memory is accessed can not be known and a defect of the test pattern cannot be previously detected.例文帳に追加

ＬＳＩテスタ又はＬＳＩテスタシミュレーションモデルでは、ＬＳＩテスタ側からテストパターンを送信する際に、ＤＵＴメモリのどの範囲のアドレス領域をアクセスしたかを知ることはできず、テストパターンの不備を事前に検出できない。 - 特許庁

A test sheet embedding the setting information of the device beforehand as an invisible image, is set to an original reading unit 3, reading the original image of the test sheet is performed, and a control unit 2 temporarily stores the original image in a memory unit 4.例文帳に追加

あらかじめ装置の設定情報を不可視画像として埋め込んだテストシートを原稿読取部３にセットし、そのテストシートの原稿画像の読み取りを行い、制御部２は記憶部４に原稿画像を一時記憶する。 - 特許庁

To provide a semiconductor integrated circuit test device and its method capable of efficiently performing a test of an object of writing, reading and eliminating the data, by a unit of a block of a specific size of a flash memory and the like.例文帳に追加

フラッシュメモリ等の特定の大きさのブロックを単位として、データの書き込み、読み出し、及び消去を行う被試験対象の試験を効率的に行うことができる半導体集積回路試験装置及び方法を提供する。 - 特許庁

To provide a semiconductor testing apparatus capable of concurrently generating an expectation value pattern and a determination mask pattern using pattern data stored in a pattern memory, thereby enhancing the flexibility in creating a test program and the efficiency of test.例文帳に追加

パターンメモリに記憶されたパターンデータを用いて期待値パターンと判定マスクパターンとを同時に生成することができ、これにより試験プログラム作成の自由度及び試験効率を高めることができる半導体試験装置を提供する。 - 特許庁

When a test instruction signal is inputted to a test mode terminal TT, an output from a selector SE2 is set up as the pass number of a pass number register group REP1, its clock pass is selected by the selector SE1 and a memory clock MC is supplied to an SDRAM 2.例文帳に追加

テスト指示信号がテストモード端子ＴTへ入力されたときは、セレクタＳＥ2の出力をパス番号レジスタ群ＲＥP1のパス番号とし、そのクロックパスをセレクタＳＥ1に選択させてメモリクロックＭＣをＳＤＲＡＭ２へ供給する。 - 特許庁