「memory-test」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

To provide a down-sized and inexpensive scramble circuit by which sufficient generality for performing a test of a semiconductor memory is obtained, and which is capable of high speed operation.例文帳に追加

半導体メモリの試験を行う分には十分な汎用性が得られ、回路規模が小さく、高速動作可能で、且つ、低コストに製造することのできるスクランブル回路を提供することにある。 - 特許庁

To enable displaying a test discrimination result of defect of each unit of mixed LSIs incorporated in a plurality of memory units and/or a logic circuit units.例文帳に追加

複数のメモリユニット及び／又は論理回路ユニットを搭載した混載ＬＳＩの各ユニットの不良の検査判別結果を、最小限のアドレスサイズで１つのビットマップで表示可能とする。 - 特許庁

In the semiconductor memory device adopting a shared type sense amplifier, entry for a test mode is performed, a transfer gate used for the shared type sense amplifier, a pre-charge circuit, and the sense amplifier are controlled individually.例文帳に追加

シェアード型センスアンプを採用した半導体記憶装置において、テストモードにエントリし、シェアード型センスアンプに用いられるトランスファゲート、プリチャージ回路、センスアンプを個別に制御する。 - 特許庁

To carry out a test in consideration of imprint characteristics in a manufacturing step of a ferroelectric memory having a twin sense amplifier, and to prevent defects caused due to imprinting from occurring in a market.例文帳に追加

ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止する。 - 特許庁

The memory module 110 stores at least one data file for printing at least one standard marking agent test page and is coupled (linked) with the control panel 104.例文帳に追加

メモリモジュール１１０は、少なくとも１つの標準マーキング剤テストページ１０９を印刷するための少なくとも１つのデータファイルを格納すると共に、コントロールパネル１０４に結合（リンク）される。 - 特許庁

To provide a test circuit and method in which an A/D converter mounted on a small-sized integrated circuit, which has neither a D/A converter nor a bulk memory, can be tested with small numbers of pins.例文帳に追加

少ないピン数で、Ｄ／Ａ変換器及び大容量メモリを有しない小型集積回路上に実装されたＡ／Ｄ変換器のテストが可能なテスト回路及び方法を提供する。 - 特許庁

To provide a self-test built-in SDRAM controller for safely performing verify check by making a memory controller itself have the function of verify check.例文帳に追加

本発明の課題は、メモリコントローラ自体にベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができる自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。 - 特許庁

To shorten a data write-in time at a test time by giving a function writing the data read out from a specified bank in another bank in a synchronous type DRAM(dynamic random access memory) having multi-bank constitution.例文帳に追加

マルチバンク構成を有する同期型ＤＲＡＭにおいて、特定のバンクから読み出したデータを他のバンクに書き込みを行う機能を持たせ、試験に際してデータ書き込み時間を短縮する。 - 特許庁

To perform a memory test which can cope simply with a circuit in which memories having different data bus width are mixed by decreasing the number of external terminals and suppressing complexing a control circuit.例文帳に追加

外部端子数を減少させると共に制御回路の複雑化を抑制し、データバス幅が異なるメモリが混在している回路に対しても単一のテストパターン生成回路でメモリテストを行う。 - 特許庁

To provide a semiconductor memory device having constitution in which data buses for only write of data and only read of data are arranged independently and in which a burn-in test can be performed in a short period of time.例文帳に追加

データ読出専用およびデータ書込専用のデータバスをそれぞれ独立に設けた構成を有し、かつ短時間でバーンイン試験を実行可能な半導体記憶装置を提供する。 - 特許庁

The redundancy discriminating section 1200.0 selects a specified redundancy memory cell row in accordance with an address signal when a test mode signal TM and a redundancy control signal RAr are in an activated state.例文帳に追加

冗長判定部１２００．０は、テストモード信号ＴＭと冗長制御信号ＲＡｒが活性である場合に、アドレス信号に応じて、指定された冗長メモリセル行を選択する。 - 特許庁

To provide a method and a device for entering the test mode of a semiconductor memory device using an internal clock signal for reflecting the change of an external clock only when predetermined conditions are satisfied.例文帳に追加

所定条件が満たされる場合にのみ外部クロックの変化を反映する内部クロック信号を用いる半導体メモリ装置のテストモード進入方法及び進入装置を提供する。 - 特許庁

Therefore, so to speak the disturb-test which is performed by using a magnetic field generated by the first and the second data write current can be executed in parallel to a memory cell column.例文帳に追加

したがって、第１および第２のデータ書込電流により生じる磁界を用いて行なういわゆるディスターブ試験をメモリセル列に対して並列に実行することができる。 - 特許庁

A test processor 14 converts the format of the video data from the circular buffer, a network interface 18 or a capturing memory 16 to a desired format and outputs the video data from a display processor 20.例文帳に追加

テスト・プロセッサ１４は、循環バッファ、ネットワーク・インタフェース１８又は捕獲メモリ１６からのビデオ・データのフォーマットを所望のフォーマットに変換して、表示プロセッサ２０から出力する。 - 特許庁

Continuity checking diodes 15a1, 15a2 and 15a3 are connected between the continuity test-dedicated terminal 6a and internal terminals 13a1, 13a2 and 13a3 of the memory chip core 2a, respectively.例文帳に追加

導通テスト専用端子６ａとメモリチップコア２ａの内部端子１３ａ１、１３ａ２、１３ａ３の間にはそれぞれ導通チェック用ダイオード１５ａ１、１５ａ２、１５ａ３が接続されている。 - 特許庁

If a wafer burn-in test operation is performed under such power supply system, a DC current path formed by a latch-up phenomenon of a memory cell can be surely cut off.例文帳に追加

このような電源システムの下で、ウェハバーンインテスト動作が実行される場合に、メモリセルのラッチアップ現象により生じるＤＣ電流経路を確実に遮断することができる。 - 特許庁

To provide a semiconductor memory in which a test time for guaranteeing the minimum power source voltage previously determined, by which data are normally held can be shortened.例文帳に追加

データを正常に保持することが可能な予め定められた最小の電源電圧を保証するためのテストのテスト時間を短縮することが可能な半導体記憶装置を提供する。 - 特許庁

When turned on etc., the optimum memory length is obtained, by performing test write to a predetermined area on a magneto optical disk 6, then reading data, and measuring an error rate.例文帳に追加

電源投入時等において、光磁気ディスク６上の所定の領域にテストライトを行い、次にデータを読出して、エラーレートを測定することによって、最適なメモリ長が分かる。 - 特許庁

The power supply voltage V1 and timing of operation reference signals CLK, DQS are varied, and a test program is executed via an information processor 3 on which a memory board 2A is mounted.例文帳に追加

本発明は、電源電圧Ｖ１及び動作基準信号ＣＬＫ、ＤＱＳのタイミングを可変して、メモリボード２Ａを実装する情報処理装置３を介して試験プログラムを実行する。 - 特許庁

Only in such a memory cell 3 for test, the floating gate 18 is connected in the direction of a bit line by a ground gate line 10, the ground gate line 10 is grounded at its end part.例文帳に追加

このようなテスト用のメモリセル３においてのみ、フローティングゲート１８が接地ゲート線１０によってビット線方向に接続され、接地ゲート線１０はその端部で接地されている。 - 特許庁

To provide algorithm compressing and analyzing error information quantity by detecting the defect of a line which must be relieved previously when a relieving-analyzing-test of a semiconductor memory is performed.例文帳に追加

半導体メモリデバイスを救済解析テストする際に、事前に救済しなければならないライン不良を検出することにより、エラー情報量を圧縮解析するアルゴリズムを提供する。 - 特許庁

This pseudo error signal generating circuit 30 converts an output signal of the memory circuit in accordance with a setting signal, and supplies a pseudo error signal required for verifying operation of the self-test circuit.例文帳に追加

この擬似エラー信号発生回路３０は、メモリ回路の出力信号を設定信号に応じて変換して、自己テスト回路の動作検証に必要な擬似エラー信号を供給する。 - 特許庁

To provide a semiconductor device which can perform smoothly a memory test even when an internal circuit is fixed in a non-active state by a chip electing signal taken from a device pin.例文帳に追加

デバイスピンから取り込んだチップセレクト信号によって内部回路が非アクティブ状態に固定された場合でも、メモリテストを円滑に行うことができる半導体装置を提供する。 - 特許庁

During the burn-in test operation a word line selecting means 605 logically combines the signals to be impressed to the first to third pins A0 to A2 to selectively activate a plurality of word lines of a memory array 601.例文帳に追加

ウェハバーンインテスト時、ワードライン選択手段605 が第１乃至第３ピンA0〜A2に印加される信号を論理組合してメモリセルアレイ601 の複数本のワードラインを選択的に活性化させる。 - 特許庁

At a normal mode, the potential of only one of plural plate segments is pulsated and the potentials of the two plate segments are simultaneously pulsated at a test mode for accessing the memory cell MC.例文帳に追加

ノーマルモード中はメモリセルＭＣへのアクセスにあたり、複数のプレートセグメントのうちそのつど１つだけの電位がパルス化され、テストモード中は同時に２つのプレートセグメントの電位がパルス化される。 - 特許庁

To provide an address decoder check circuit and its check method capable of making a detailed check with less check steps without preparing expected values for the test memory data.例文帳に追加

検査ステップがより少なく、テスト用のメモリデータの期待値を設ける必要がなく、且つ検査を詳細に行うことができるアドレスデコーダの検査回路及びその検査方法を提供する。 - 特許庁

To improve the area overhead of a memory test circuit by reducing the number of scan FFs for storing a compared result of an output of each bit with an expected value in a BIST circuit for a RAM for instance.例文帳に追加

例えばＲＡＭに対するＢＩＳＴ回路内でビット毎の出力と期待値との比較結果を保持するスキャンＦＦの数を削減し、メモリテスト回路の面積オーバヘッドを改善する。 - 特許庁

A counter section 14 counts a period required for executing the pipeline process in the pattern generating section 11 after the automatic program function of a memory under test 20 starts a write operation.例文帳に追加

カウンタ部１４は、被試験メモリ２０の自動プログラム機能による書き込み動作が開始されてからパターン発生部１１でパイプライン処理に要する時間分だけ時間を計時する。 - 特許庁

The first test pattern is a pattern set to include maximum and minimum values of potential in photoreceptor potential irregularity data stored in a photoreceptor potential characteristics uneven data memory 105, in advance.例文帳に追加

第１のテストパターンは、あらかじめ感光体電位特性ムラデータメモリ１０５に記憶された感光体電位ムラデータの電位の最大と最小の値を含むように設定されたパターンである。 - 特許庁

At the time of applying a power source or the like, test-write is performed for the prescribed region on a magneto-optical disk 6, next, optimum memory length is detected by reading out data and measuring an error rate.例文帳に追加

電源投入時等において、光磁気ディスク６上の所定の領域にテストライトを行い、次にデータを読出して、エラーレートを測定することによって、最適なメモリ長が分かる。 - 特許庁

To provide a semiconductor memory having a voltage generating circuit built in which can switch a voltage to be a reference when intermediate voltage is generated at the time of a normal mode and at the time of a test mode.例文帳に追加

通常モード時とテストモード時とで、中間電圧を発生する際の基準となる電圧を切換可能な電圧発生回路を内蔵した半導体記憶装置を提供する。 - 特許庁

To select a semiconductor memory having high possibility of being defect in future as a defective product and to control influence for yield affected by a defective product selecting test.例文帳に追加

将来的に不良となる可能性が高い半導体記憶装置を不良品として選別可能とし、また不良品選別試験が歩留まりに与える影響をコントロール可能とする。 - 特許庁

Signals SO outputted from scan chains of logic circuits 12 of memory chips MC1 and MC2 during the test operation are simultaneously outputted from respective data output terminals 4a and 4b.例文帳に追加

テスト動作時にメモリチップＭＣ１，ＭＣ２の各論理回路１２のスキャンチェーンから出力される信号ＳＯは、それぞれのデータ出力端子４ａ，４ｂから同時に出力される。 - 特許庁

To provide a semiconductor memory in which influence of a noise caused by simultaneous operation of plural output buffers can be confirmed in a test mode and reliability can be improved.例文帳に追加

複数の出力バッファが一斉に動作する事に伴うノイズの影響をテストモードにおいて確認でき、信頼性の向上を図り得る半導体記憶装置を提供することにある。 - 特許庁

The test signal is converted into a digital signal by a comparator 224 at the distal signal route, and supplied to a data memory 228 and a digital trigger circuit 230 via a digital output driver 226.例文帳に追加

デジタル信号経路では、比較器２２４により試験信号をデジタル信号にして、デジタル出力ドライバ２２６を介してデータ・メモリ２２８及びデジタル・トリガ回路２３０に供給する。 - 特許庁

Tests for faults such as leak between cells and low voltage between cells can be performed by a logical test of the memory by varying length of the data holding period signal S102 to various length.例文帳に追加

データ保持期間信号Ｓ１０２を様々な長さに変えることにより、メモリ１０７の論理的検査からセル間リーク故障やセル間の低電圧故障の検出まで行なうことができる。 - 特許庁

To provide a method for measuring a coupling coefficient of a semiconductor memory, which can measure directly a coupling coefficient of an actual cell without using special test structure such as a non-floating electrode.例文帳に追加

ノンフローティングゲート電極などの特別なテスト構造を用いることなく、実際のセルで直接カップリング係数を測定可能な半導体メモリのカップリング係数測定方法を提供する。 - 特許庁

The developer of the IC card system is able to easily generate a virtual file layout 70 in the memory of the test card 30 by using the development language API module by using a file layout design system 10.例文帳に追加

ＩＣカードシステムの開発者は、ファイルレイアウトデザインシステム１０を用い、前記開発言語ＡＰＩモジュールを利用して、容易にテストカード３０のメモリに仮想ファイルレイアウト７０を生成できる。 - 特許庁

To provide a testing device capable of suppressing the amount of cables between a body section and test heads to 1/2 or less as compared to a conventional device, and making an optional configuration of a fail memory have flexibility.例文帳に追加

本体部とテストヘッド間のケーブル量を従来に比較して１／２以下に抑えると共に、フェイルメモリのオプション構成に柔軟性を持たせることが可能な試験装置を実現する。 - 特許庁

In a semiconductor test device 100, respective address is referred successively for each row of a fail memory 120, a change point at which fail information is changed is detected, and continuous number data are generated.例文帳に追加

半導体試験装置１００は、フェイルメモリ１２０の各行毎で各アドレスを順々に参照していきフェイル情報が変化する変化点を検出し連続個数データを生成する。 - 特許庁

To provide a semiconductor memory device capable of measuring currents flowing through a plurality of single-end sense amplifiers and easily determining variance on threshold value voltages thereof, and a test method for the same.例文帳に追加

シングルエンド型の複数のセンスアンプ回路を流れる電流を測定し、そのしきい値電圧のばらつきを容易に判別可能な半導体記憶装置とそのテスト方法を提供する。 - 特許庁

To provide a memory rest circuit for which a test time can be shortened, which can be tested with actual operation speed, and of which testability can be improved as compared with the conventional one.例文帳に追加

メモリーに対するテスト時間を短縮するとともに、メモリーをその実動作速度でテストすることができ、従来に比べてテスタビリティを向上させることができるメモリーテスト回路を提供する。 - 特許庁

The virtual ALPG transmission type semiconductor test device has virtual ALPG function and real ALPG memory test function, in which a virtual ALPG operated on a hardware simulator and a real ALPG attained on hardware have the function of generating pattern at the same time by interpreting a test program although the real time is differed from each other and generate test patterns for a DUT designated by the program with a designated content at a designated speed.例文帳に追加

仮想ＡＬＰＧ機能と実ＡＬＰＧメモリテスト機能を具備し、ハードウェアシミュレータ上で動作する仮想ＡＬＰＧとハードウェアで実現する実ＡＬＰＧが、実時間は異なるが、テストプログラムを解釈し、プログラムの指定するＤＵＴに対するテストパターンを指定された内容で、指定された速度で発生して、仮想ＡＬＰＧと実ＡＬＰＧが同タイミングでパターンを発生する機能を有する仮想ＡＬＰＧ透過型半導体テスト装置とする。 - 特許庁

To provide a BIST (built in self test) system using an ECC (error correction code) which corrects a single bit error in a given memory word with a given address and in which the ECC has the maximum number of bit errors which can be corrected for itself in the given memory word.例文帳に追加

所与のアドレスの所与のメモリ・ワード内の単一ビット誤りを訂正するＥＣＣを使用するＢＩＳＴシステムであって、前記ＥＣＣが、前記所与のメモリ・ワード内で自分が訂正できるビット誤りの最大数を有するＢＩＳＴシステムを提供すること。 - 特許庁

The memory cell 1-2 and the word line WL0 are activated and data 1 is read out, after that, the data 0 of the memory cell 1-2 is read out, thus output data is varied from 1 to 0, a read-out test after burn-in including an access time of all bits can be performed as a result.例文帳に追加

メモリセル１−２も、ワード線ＷＬ０を立ち上げてデータ１を読み出してから、メモリセル１−２のデータ０を読み出すことにより、出力データが１から０に変化するため、全ビットのアクセスタイムを含むバーイン後の読み出しの検査をすることができる。 - 特許庁