「memory-test」に関連した英語例文の一覧と使い方(34ページ目) - Weblio英語例文検索

Accordingly, even in the normal mode, the other master device is never affected by the switching to the test mode, and the data of the highly competitive memory are set, whereby the performance of the plurality of master devices can be improved.例文帳に追加

ノーマルモード時においても、テストモードとの切替で他方のマスターデバイスに影響を与えることがなく、競合が多いメモリのデータを置いておくことで、複数マスターデバイスのパフォーマンスの向上を図ることができる。 - 特許庁

In this semiconductor testing device 100, each limit value is set, corresponding to various states of cards to which each power source section 11, 12, etc., is connected beforehand before a test, and set in each memory 11b, 12b, etc..例文帳に追加

半導体試験装置１００では、試験前に予め電源部１１、１２，・・・が接続されたカードでの様々な状況に対応したリミット値を設定してメモリ１１ｂ、１２ｂ，・・・のそれぞれ毎に設定しておく。 - 特許庁

To reduce costs for testing by carrying out a performance test at a high speed when data are serially transmitted to/from the outside, and are transmitted in parallel for reading/writing them from/in memory cells.例文帳に追加

本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、動作試験を高速に行い、試験コストを低減することを目的とする。 - 特許庁

As data holding performance of opposite data can be tested in a state in which the influence of imprint is reflected by performing a series of test described the above, the improvement of quality of the semiconductor memory is realized.例文帳に追加

以上の一連の検査を行うことによってインプリントの影響が反映された状態で反対データのデータ保持性能を試験できることから、半導体記憶装置の品質の向上が実現される。 - 特許庁

A flash memory system and a method for data management using the embodiments of the invention use special test cells with early degradation detection (EDD) circuitry instead of using the actual user-data storage cells.例文帳に追加

実際のユーザデータストレージセルを使用する代わりに、劣化の早期検出（ＥＤＤ）回路を備える特別なテストセルを使用する、本発明の実施形態を用いたフラッシュメモリシステムとデータ管理方法が開示される。 - 特許庁

To generate an expected value required at the time of write-in test of byte mask for a memory in which a burst address in generated and in/from which parallel pattern data columns given externally to this burst address can be written and read out.例文帳に追加

メモリの内部でバーストアドレスを発生し、このバーストアドレスに外部から与えた並列パターンデータ列を書き込み、読み出すことができるメモリに対し、バイトマスク書き込み試験時に必要とする期待値を発生させる。 - 特許庁

In a semiconductor memory, a DQ (data input/out-put) buffer switching circuit 8 connects either DQ, buffer out of DQ buffers 9a-9d to a DQ, pad P1 for an IO degeneration mode test conforming to signals T1-T4.例文帳に追加

半導体メモリ１において、ＤＱバッファ切換回路８は、信号Ｔ１〜Ｔ４に従って、ＤＱバッファ９ａ〜９ｄのうちのいずれかのＤＱバッファをＩＯ縮退モードテスト用のＤＱパッドＰ１に接続する。 - 特許庁

To provide an address control circuit in which expansion of the circuit scale is prevented and the circuit delay time is less when an IC memory operated at a high speed is tested in a semiconductor test device.例文帳に追加

本発明の課題は、半導体試験装置において、高速に動作するメモリＩＣの検査を行う際に、回路規模の拡大を防ぎ、回路遅延時間の少ないアドレス制御回路を提供することである。 - 特許庁

This memory is provided with a self-oscillation counter test circuit 5 in which an oscillation clock SFCI used for a refresh address counter circuit 2 is counted up and the counted result is outputted to an external terminal for monitoring through an interface circuit 3.例文帳に追加

リフレッシュアドレスカウンタ回路２で用いられる発振クロックＳＦＣＩをカウントアップし、インターフェース回路３を介してモニタ用外部端子にカウント結果を出力するセルフ発振カウンタテスト回路５を設ける。 - 特許庁

Memory transfer in which the facsimile equipment of the opposite party is designated is set, and if no communication is performed with the set opposite party in the past, test data are transmitted to the opposite facsimile equipment.例文帳に追加

相手先のファクシミリ装置を指定したメモリ転送が設定され、この設定された相手先のファクシミリ装置と過去に通信が行われていない場合、相手先のファクシミリ装置に対してテストデータを送信する。 - 特許庁

The APG 101 is common for all memory-macros, an intrinsic test for the CAM can be performed by switching operation of the inserted data generators 104A, 104B, 104C by a control signal 14.例文帳に追加

ＡＰＧ１０１は全メモリマクロに対して共通であり、ＣＡＭ固有のテストは制御信号１４によって挿入したデータジェネレータ１０４Ａ，１０４Ｂ，１０４Ｃの動作を切り替えることにより行うことができる。 - 特許庁

The number of simultaneous activities at the refresh of a memory cell array is kept as it is by setting an internal test mode, and at the refresh operation of a DRAM, the operation is carried out by an externally inputting address signal not an internally generating address signal.例文帳に追加

内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。 - 特許庁

To provide a defective bit relieving device for a semiconductor memory and a method which generates a column relieving code when a Y line is defective in a wafer test and column-relieves a device having possibility of a defective Y line.例文帳に追加

ウェハテストにおいてＹライン不良にしてカラム救済コードを発生し、Ｙライン不良になる可能性のあるデバイスをカラム救済する半導体記憶装置の不良ビット救済装置および方法を提供する。 - 特許庁

An multi-function peripheral (MFP) 1 performs print-output of an image to be printed in a printer part 3, and a non-volatile memory 12 stores a plurality of kinds of test images for confirming the image condition of the image print-outputted.例文帳に追加

ＭＦＰ１はプリンタ部３においてプリントすべき画像のプリント出力を行い、不揮発メモリ１２はプリント出力された画像の画像状態を確認するためのテスト画像を複数種類記憶する。 - 特許庁

To provide a method for restoring the state of algorithmic control at that by returning a branch to a proper position in a test program when an error occurs within a DUT during testing the DUT by a memory tester.例文帳に追加

メモリテスタでのＤＵＴの試験中にＤＵＴ内でエラーが生じた場合に、テストプログラム中の適正な位置に分岐を戻し、アルゴリズム的制御のその時点の状態を回復するための方法を提供する。 - 特許庁

The system architecture for correcting the nonlinearity of scanning line in a printer uses an arbitral raster output scanner in which a nonlinear profile from a test station fitted on an arbitral pixel board is preliminarily stored in a memory.例文帳に追加

プリンタにおける走査非線形性補正のためのシステムアーキテクチャは、任意のピクセルボードが取り付けられたテストステーションからの非線形性プロファイルがメモリにあらかじめ記憶された任意のラスタ出力スキャナを使用する。 - 特許庁

A pattern inside the forbidden region 404m is removed from a pattern 204m of the main chip of a memory cell for the formation of a main chip modified pattern 7, data D4 and data D7 are composited into a pattern D8 for a test chip.例文帳に追加

メモリセルの本チップのパターン２０４ｍから、禁止領域４０４ｍ内にあるパターンを除き、本チップ修正パターン（Ｄ７）とし、データＤ３とデータＤ７とを合成して、テストチップのためのパターンデータＤ８とする。 - 特許庁

To provide a semiconductor memory which can perform confirmation of presence or absence of a short circuit of word lines and pairs of bit lines in a manufacturing process and specifying a short circuit part, in wafer state and to provide its test method.例文帳に追加

ワード線とビット線対とが製造過程でショートすることがあるため、その有無の確認と、ショート個所の特定をウェハ状態で行なうことができる半導体記憶装置及びそのテスト方法を提供する。 - 特許庁

In order to acquire a stable waveform by sweep of a voltage threshold and sample timing offset, the memory tester memorizes a target sequence of the prescribed number of transmitted vectors transmitted during the first pass of the test program after trigger generation.例文帳に追加

電圧閾値及びサンプルタイミングオフセットの掃引で安定した波形を得るため、メモリテスタは、トリガ発生後のテストプログラムの最初のパス間に発信された所定数の送信ベクトルのターゲットシーケンスを記憶する。 - 特許庁

To provide a semiconductor integrated circuit device capable of shortening the required time of a data retention test by using the coupling effect of a memory cell capacitor to rapidly lower the H level of a storage node.例文帳に追加

メモリセルのキャパシタのカップリング効果を利用して記憶ノードのＨレベルを急激に低下させることにより、データリテンションテストの所要時間を短縮することのできる半導体集積回路装置を提供する。 - 特許庁

In a test mode, the timing adjustment part 40 adjusts the timing so that the read data read from the memory cell array 15 by the read command can be compared with expectation data input from the external terminal 10.例文帳に追加

タイミング調整部４０は、テストモードにおいて、リードコマンドによってメモリセルアレイ１５から読み出したリードデータと外部端子１０から入力される期待値データとを比較可能とするようにタイミング調整を行う。 - 特許庁

To provide a portable biological information collecting device in which a change in memory function can be caught by permitting a recognition function test to be regularly conducted in everyday life and which can be mounted on the human body.例文帳に追加

日常生活において定期的に認知機能テストを実施可能にすることで、記憶機能の変動を捕らえることを可能にした人体に装着可能な携帯型生体情報収集装置を提供する。 - 特許庁

The flash memory test cells can be made to serve as a "canary in a coal mine" by being made more sensitive than the standard cells by using experimentally determined sensitive write V_T and variable read V_T.例文帳に追加

フラッシュメモリテストセルは、実験的に決定される感度の高い書き込みＶ_Ｔと、可変読み込みＶ_Ｔを使用して標準的なセルより高感度にすることにより、「炭鉱のカナリア」の役割を果たすようにすることができる。 - 特許庁

And an external command of the discriminating circuit 31 is a mode register set command, the circuit 31 discriminates whether an illegal pattern of a normal operation test mode of external memory address signals A0-An is inputted or not, and outputs a discrimination signal SGX.例文帳に追加

そして、判定回路３１は、外部コマンドがモードレジスタセットコマンドであって、外部メモリアドレス信号A0〜Anが通常動作テストモードのイリーガルパターンが入力されたか否か判定して、判定信号SGXを出力する。 - 特許庁

To provide an inspection program generation device that expands a function to perform boundary test on a program including calculating an address of a memory to be accessed by optional integer calculation.例文帳に追加

メモリアクセス先のアドレスを任意の整数演算により算出する処理を含むプログラムに対しても境界検査を実施することができるように機能を拡張することができる検査用プログラム生成装置を提供する。 - 特許庁

The chip address discrimination circuits 150 detects location of the memory chip of each layer by comparing the voltage which appears in the test pad TT respectively with a known comparison signal from a memory location detection circuit 156 in a comparator 154 according to the order of layering the chips by increasing resistance of a variable resistance element CC of each chip.例文帳に追加

チップアドレス識別回路１５０は、各チップの可変抵抗素子ＣＣを高抵抗化することにより、チップの積層順に応じて、テストパッドＴＴにそれぞれ現れる電圧を、比較器１５４にて、メモリ位置検知回路１５６からの既知の比較信号と比較することで、各層のメモリチップの位置を検知する。 - 特許庁

The repair circuit comprises: a repair address detection part for determining the presence of a defect on the basis of a plurality of test data signals output from a memory block and storing an address corresponding to a memory block determined to be defective; and an anti-fuse part for electrically programming repair addresses stored in the repair address detection part.例文帳に追加

メモリブロックから出力される複数のテストデータ信号によって不良の可否を判断し、不良と判断されたメモリブロックに該当するアドレスを格納するリペアアドレス検出部と、リペアアドレス検出部に格納されたリペアアドレスを電気的にプログラミングするアンチヒューズ部とを備えることを特徴とする。 - 特許庁

A software model of the SoC device is operated according to a test program having made the trouble occur in the hardware model simulation, and memory access, an update wait of a memory, register access, and an update wait of a register occurring in a process of the operation are recorded in a log in order of the occurrence while each of them is converted into an RTL (Register Transfer Logic).例文帳に追加

ハードウェアモデルシミュレーションにて不具合を発生させたテストプログラムにしたがって、そのＳｏＣデバイスのソフトウェアモデルを動作させ、その動作の過程で発生するメモリアクセス、メモリの更新待ち、レジスタアクセス、およびレジスタの更新待ちの各々をＲＴＬに変換しつつその発生順にログに記録する。 - 特許庁

A memory cell MC selected from among a plurality of memory cells MC according to an address signal is connected to, for example in a test mode, one of complementary input nodes of a sense amplifier SA via an n-type MOSFET 10a for controlling a read voltage whose gate terminal is applied with a voltage VCLMP.例文帳に追加

たとえば、テストモードにおいて、センスアンプＳＡの相補の入力ノードの一方には、ゲート端子に電圧ＶＣＬＭＰが印加される読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、アドレス信号に応じて複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣが接続される。 - 特許庁

A control circuit CTL makes at least one of the plurality of switches turned on according to an input address in a test mode, in order to make a current flow across the 2nd and 3rd power source lines via a bit line, corresponding to the memory cell indicated by the input address, a latch circuit and the transfer transistors in the memory cell.例文帳に追加

制御回路ＣＴＬは、テストモード時に、入力アドレスが示すメモリセルに対応するビット線とそのメモリセル内のラッチ回路および転送トランジスタとを介して第２および第３電源線間に電流を流すために、入力アドレスに応じて複数のスイッチの少なくともいずれかをオンさせる。 - 特許庁

Base band data read from a waveform memory 2 are D/A converted 7 into an analog base band signal and waveform-shaped 8 and vector- modulated 9, and a vector-modulated modulation signal (b) is power-controlled 11 according to a data presence/absence signal d_1 read from a waveform memory 3, and outputted as a modulation test signal a_1.例文帳に追加

波形メモリ２から読出したベースバンドデータを、アナログのベースバンド信号へＤ／Ａ変換７及び波形整形８してベクトル変調９し、ベクトル変調された変調信号ｂに対して、波形メモリ３から読出したデータ有無信号ｄ_1に従って、電力制御１１を実施して変調試験信号ａ_1として出力する。 - 特許庁

By operating the switch circuit SW1 through a decoder circuit TD by a mode change signal MODE1-n inputted from the outside, the burn-in test reference voltage VrefB can be applied to the memory element through a sense circuit SC in a burn-in test, instead of the reference voltage VrefN for the the normal read out.例文帳に追加

外部からモード移行用信号ＭＯＤＥ１〜ｎを与えてデコード回路ＴＤを介しつつ切り換え回路ＳＷ１を操作することにより、バーンインテスト時には、通常読み出し動作時の参照電圧ＶｒｅｆＮに代えてバーンインテスト用参照電圧ＶｒｅｆＢを、センス回路ＳＣを介してメモリ素子に印加することができる。 - 特許庁

This one-chip microcomputer 10 is provided with a starting register 18 for starting test operation for an incorporation self-checking function, and an incorporation self-check starting pattern generator 19 for setting an initial value to a test control circuit (a pseudo random number generator 14, a logic circuit checking compressor 15, a pattern generator 16 and a memory checking compressor 17).例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

The selection signal generation circuit activates one of selection signals corresponding to each of word line in accordance with an external command signal indicating a test operation mode and an external selection code signal for specifying word line voltage used for the memory device, during the test operation mode for discriminating whether the word line voltage is a desired level or not.例文帳に追加

選択信号発生回路は、ワードライン電圧が要求するレベルを有するか否かを判別するためのテスト動作モードの間に、テスト動作モードを示す外部命令信号及び前記メモリ装置に使用されるワードライン電圧を指定するための外部選択コード信号に応じてワードライン電圧の各々に対応する選択信号のうちの１つを活性化する。 - 特許庁

An axis to be effective corresponding to a designated test is preliminarily stored in the effective axis selection table memory part 11 and a signal to decide whether or not operation signals from an interface i/f 6 to the effective axis selection gate part 7 corresponding to the state a test procedure selection switch group 9 is designated.例文帳に追加

有効軸選択テーブル記憶部１１では指定された検査に応じて有効とすべき軸があらかじめ記憶され、検査手技選択スイッチ群９の指定された状態に応じて、有効軸選択ゲート部７に対してインターフェースｉ／ｆ６からの操作信号を、制御駆動部８に出力すべきか、否かを決めるための信号を出力する。 - 特許庁

In the test device comprising a plurality of units for executing a test program with respect to a sample while continuously monitoring the state of each unit and communication state between each of the units, the log data are recorded on a memory when at least any one of the state of each unit and the communication state between each of the units is changed in the state.例文帳に追加

複数のユニットから構成されて、各ユニットの状態と各ユニット間の通信の状態とを常時監視しつつ、試料に対する試験プログラムが遂行される試験装置において、各ユニットの状態と各ユニット間の通信の状態とのすくなくともいずれか一方が状態変化した場合に、そのログデータをメモリに記録する試験装置とする。 - 特許庁

At the time of memory test, and signal less quantity bits caused by the coupling noise at the time of amplifying adjacent bit lines are efficiently worsened by the starting sense amplifiers of an odd number column and sense amplifiers of an even number column with time delay.例文帳に追加

そして、メモリテスト時において、奇数列のセンスアンプと偶数列のセンスアンプとをある時間遅延させて起動させることにより、隣接するビット線の増幅時のカップリングノイズによる信号少量ビットを効率よく不良化させる。 - 特許庁

By this stop operation, the system power supply IC and the load are protected, and the investigation of the cause of the abnormality and the reproducing test can be carried out easily by using the power supply, the abnormal condition and the time data stored in the non-volatile memory.例文帳に追加

これにより、システム電源ＩＣ及び負荷等を保護するとともに、不揮発性メモリに記憶された電源回路、異常状態、時刻データを利用して異常状態の原因究明や再現実験を容易にする。 - 特許庁

To provide a semiconductor memory which can easily and accurately discriminate a contact state of an external terminal by same simple timing as that in normal operation without adding an exclusive terminal for test after mounting a semiconductor chip on a board.例文帳に追加

半導体チップをボードに実装後、専用の試験用端子を追加しなくても、通常動作と同じ簡易なタイミングによって、容易に精度良く、外部端子のコンタクト状態を判定することができる半導体記憶装置を提供する。 - 特許庁

To reduce the number of processes of a memory integrated circuit on which logics are mixedly loaded and the like incorporated in plural DRAM macro-cells DRAM0-DRAM7 without increasing the manufacturing cost and obstructing its high speed operation and to improve the accuracy of test.例文帳に追加

そのコスト上昇を招くことなく、しかもその高速動作を阻害することなく、複数のＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７を搭載する論理混載メモリ集積回路等の試験工数を削減し、その試験精度を高める。 - 特許庁

To improve the yield of and reduce the test cost of a multi-chip type semiconductor device in which chips are connected in a package by providing a fuse in a first semiconductor chip, providing no fuse in a second semiconductor chip being a rewritable memory.例文帳に追加

第一の半導体チップにヒューズを設け、書き換え可能なメモリである第二の半導体チップにヒューズを設けず、それらチップをパッケージ内で接続したマルチチップ型半導体装置の歩留まりを向上し、検査コストを低減する。 - 特許庁

A test mode discriminating circuit 31 inputs an external command consisting of a chip-select signal/CS, a row address strobe signal/RAS, a column address strobe signal/CAS, a write-enable signal/WE, and the like, while inputs memory address signals A0-An.例文帳に追加

テストモード判定回路３１は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥ等からなる外部コマンドを入力するとともに、メモリアドレス信号A0〜Anを入力する。 - 特許庁

Accordingly, the memory cell array can operate at the first data transfer rate while allowing the output circuit to output data to an external terminal at the second data transfer rate that is lower than the first data transfer rate, in a test mode of operation.例文帳に追加

これにより、テストモードで、前記メモリセルアレイは前記第１データ転送速度で動作する一方、前記出力回路は前記第１データ転送速度より低い前記第２データ転送速度でデータを前記外部ターミナルに出力しうる。 - 特許庁

Based on the image processing conditions, a determination section 13a of an image data management section 13 separates a plurality of 2-dimensional image data into one or different categories (series) and registers them to a test, and stores them in an image data memory 14.例文帳に追加

画像データ管理部１３の判断部１３ａは画像処理の条件に基づいて、複数ある２次元画像データを同一の又は異なる分類（シリーズ）に区分けして検査に登録し、画像データ記憶部１４に保存する。 - 特許庁

In order to perform a (p) well variation test, the memory device is provided with an IPL decoding logic circuit 60, a reference voltage generator 70, an IPL voltage reference multiplexer 80, a (p) well voltage feedback circuit 90, and a differential amplifier circuit 36.例文帳に追加

ｐウェル変化テストを実行するために、メモリ・デバイスには、ＩＰＬデコード論理回路６０、基準電圧発生器７０、ＩＰＬ電圧基準マルチプレクサ８０、ｐウェル電圧フィードバック回路９０、差動増幅器回路３６が設けられる。 - 特許庁