「memory-test」に関連した英語例文の一覧と使い方(36ページ目) - Weblio英語例文検索

The processed signal is output to the outside through the memory unit 8 when the radio signal transmitted by an introduction apparatus in a body of a subject is received and is output to the outside through the real-time output section 9 when the efficiency test of the antennas for receiving is performed.例文帳に追加

被検体内導入装置から送信された無線信号を受信する際には記憶ユニット８を介して処理された信号が外部に出力され、受信用アンテナの性能検査時にはリアルタイム出力部９を介して外部に出力される。 - 特許庁

In the case of performing logic simulation, the FPGA data stored in the magnetic disk 155 are loaded onto the logic device 120 through the switch 160, test data for logic verification stored in a magnetic disk 157 are applied to the logic device FPGA 120 through the memory 170, and processed results are stored as emulation results data in a magnetic disk 158 through the memory 170.例文帳に追加

論理エミュレーションを実施する場合はスイッチ１６０を経由して磁気デイスク１５５に格納したＦＰＧＡデータを論理デバイス１２０にロードし、磁気デイスク１５７に格納された論理検証のためのテストデータをメモリ１７０を介して、論理デバイスＦＰＧＡ１２０に印加し、処理した結果をメモリ１７０を介して磁気デイスク１５８にエミュレーション結果のデータとして格納する。 - 特許庁

A semiconductor test device 10 is provided with an address generator 13 generating a two-dimensional address given to a DUT 40, an address conversion part 16 converting the two-dimensional address A2 generated by the address generator 13 to one-dimensional address A4, and a collection memory controller 17 performing burst-transfer of fail data D3 output from a comparator 14 using an address A4 to a correction memory 18.例文帳に追加

半導体試験装置１０は、ＤＵＴ４０に与える二次元アドレスを生成するアドレスジェネレータ１３、アドレスジェネレータ１３が生成した二次元のアドレスＡ２を一次元のアドレスＡ４に変換するアドレス変換部１６、及びアドレスＡ４を用いてコンパレータ１４から出力されるフェイルデータＤ３を収集メモリ１８にバースト転送する収集メモリコントローラ１７を備える。 - 特許庁

To shorten the time required for outputting the leading data of serial data in a semiconductor device in which other data (e.g. test data) is outputted to the outside through a data output circuit in which parallel data outputted from an internal circuit (e.g. memory cell region) is converted to serial data.例文帳に追加

内部回路（例えば、メモリセル領域）から出力されるパラレル・データをシリアル・データに変換して外部に出力するデータ出力回路を介して他のデータ（例えば、テスト・データ）を外部に出力する半導体装置に関し、シリアル・データの先頭のデータが出力されるまでの時間を短くする。 - 特許庁

To provide a non-volatile semiconductor memory in which time for verifying write-in is omitted by suppressing the increment of a write-in time caused by the increment of the parallel number of write-in by multiple-write-in and outputting the test result of write-in to the outside as it is in the same way as in automatic write-in.例文帳に追加

マルチ書込みによる書込み並列数の増加による書込み時間の増加を抑制し、かつ自動書込みと同様に書込みの検査結果をそのまま外部出力することにより、書込みベリファイの時間を省略するようにした不揮発性半導体記憶装置を提供する。 - 特許庁

The read/write control circuit 6 receiving the trigger from the coincidence comparing circuit 5 writes the quality judgment result judged by a judging circuit 2 at the address in the memory specified by an address pointer 7 together with the address and data for the device 20 under test.例文帳に追加

そして、一致比較回路５より上記トリガが入力されたリード／ライト制御回路６は、判定回路２にて判定された良否判定結果を、前記被試験デバイス２０に対するアドレスおよびデータとともに、アドレスポインタ７に指定されるメモリ４内のアドレスに書き込む。 - 特許庁

When test pattern data 124 is supplied from a pattern memory 110 to an LSI 104 in synchronization with a reference clock signal 120, the LSI 104 operates based on the supplied data 124 to output data 104A corresponding to the data 124 and a strobe signal 8.例文帳に追加

基準クロック信号１２０に同期してパターンメモリー１１０からテストパターンデータ１２４がＬＳＩ１０４に供給されると、ＬＳＩ１０４は供給されたテストパターンデータ１２４にもとづいて動作し、同テストパターンデータに対応するデータ１０４Ａを出力すると共にストローブ信号８を出力する。 - 特許庁

When a test process decided that the mixed memory array cannot be or can be mended, a signal showing that it is incapable or capable of being mended respectively is output directly to an external testing device.例文帳に追加

試験プロセスが、メモリ混載アレーを修理することができないと判断した場合、メモリ混載アレーは修理不能であることを示す信号を、また欠陥を修理することができると判断した場合、メモリ混載アレーは修理可能であることを示す信号を外部試験装置へ直接与える。 - 特許庁

In the IC test data output system 1, a data processing means 10 receives IC inspection data in a batch from a memory IC, and the data is processed into data complying with respective output formats on the basis of respective programs matching the various output formats in an output device 30.例文帳に追加

ＩＣ試験データ出力システム１は、メモリＩＣのＩＣ試験データをデータ加工手段１０が一括して受け取り、出力装置３０における種々の出力形式に対応した各プログラムに基づいて、当該データを各出力形式に応じたデータに加工する。 - 特許庁

The mode control unit controls to supply the output of the display signal processing unit to the data voltage supply unit in a display mode; while in a light emission characteristics detection mode, the control unit controls to supply a test signal to the data voltage supply unit and supplies an output of the light emission characteristics detection unit to the memory.例文帳に追加

モード制御部は、表示モードでは、表示信号処理部の出力をデータ電圧供給部に供給し、発光特性検出モードでは、テスト信号をデータ電圧供給部に供給し、発光特性検出部の出力をメモリに供給するように制御する。 - 特許庁

To provide a long-term dysmnesia model and a non-human animal of a congenital heart disease model in which the functions of a specific gene are reduced, and to provide a method, or the like, for efficiently screening a substance that has the effects of improving the long-term memory of a test substance and of myocardiopathy, using the animal.例文帳に追加

特定の遺伝子の機能を低減させた、長期記憶障害モデル及び先天性心疾患モデル非ヒト動物、当該動物を用いて被検物質の期記憶や心筋障害の改善効果を有する物質を効率よくスクリーニングする方法等を提供する。 - 特許庁

The DDR SDRAM is provided with a delay circuit 42 delaying a data signal IND outputted from a memory circuit, a delay circuit 44 delaying a strobe signal INS, and latch circuits 46, 50 latching data in accordance with output of the delay circuits 42 and 44 as a test circuit.例文帳に追加

メモリ回路から出力されるデータ信号ＩＮＤを遅延させる遅延回路４２とストローブ信号ＩＮＳを遅延させる遅延回路４４とを設け、遅延回路４２および４４の出力に応じてデータをラッチするラッチ回路４６，５０をテスト回路としてＤＤＲ ＳＤＲＡＭ内部に設ける。 - 特許庁

To provide a method for reducing the start-up time of a system by making it possible to initialize the first region of an installed system memory during the test/initialization time of system firmware, and to start up an operating system (OS) by the system using the first region.例文帳に追加

システム・ファームウェアのテスト／初期化時間中に、インストールされたシステム・メモリの第１領域を初期化し且つシステムが第１領域を使用してオペレーティング・システム（ＯＳ）を起動することを可能にすることにより、システムの起動時間を短縮化するための方法を提供する。 - 特許庁

A switching circuit 11 for writing data '1' in the same memory cell by swapping bit line data after reading data '0' is provided between the pair of bit lines BL, BBL and the sense nodes BLSA, BBLSA to write test data if all '1'.例文帳に追加

対をなすビット線ＢＬ，ＢＢＬと第１及び第２のセンスノードＢＬＳＡ，ＢＢＬＳＡとの間には、オール“１”のテストデータを書き込むために、“０”データ読み出しを行った後のビット線データをスワッピングして同じメモリセルに“１”データを書き込むための切り換え回路１１が設けられている。 - 特許庁

When the user views the image density of the printed first test pattern and inputs a correction value from an operation part 104, the CPU 1011 calculates and updates potential data in the photoreceptor potential characteristic uneven data memory 105, based on the information of the input correction value (S4).例文帳に追加

使用者が、印字された第１のテストパターンの画像濃度を見て、操作部１０４から補正値を入力すると、ＣＰＵ１０１１は、この入力された補正値の情報に基づき、感光体電位特性ムラデータメモリ１０５の電位データを計算して更新する（Ｓ４）。 - 特許庁

In the focus control content determination process, a test laser beam is applied to a region (for example, the innermost periphery region) having a large reflection factor on an optical disk, and the focus control content is determined and stored in a memory, based on the focus control content executed at that time.例文帳に追加

フォーカス制御内容決定処理では、光ディスクにおける反射率の大きい領域（例えば最内周領域等）に対してテストレーザ光照射を行い、その時に実行したフォーカス制御内容に基づいてフォーカス制御内容を決定しメモリに記憶する。 - 特許庁

A burn-in test of first to sixth step in which voltage application time are equal is performed for a semiconductor memory constituted so that a pair of bit lines having twist structure in which bit lines cross each other and a pair of bit lines having non-twist structure in which bit lines are in parallel each other.例文帳に追加

ビット線が互いに交差するツイスト構造を有するビット線対と、ビット線が互いに平行な非ツイスト構造を有するビット線対とを交互に配置して構成された半導体メモリに、電圧印加時間が互いに等しい第１〜第６ステップのバーンイン試験を実施する。 - 特許庁

The semiconductor memory MEM has: plurality of address latch circuits 18A, 18B to latch the address AD; address lines RAD, CAD connected to the plurality of address latch circuits 18A, 18B respectively; and a plurality of address buffers ABUF0-2 to which a test signal AD0-2 is input.例文帳に追加

半導体メモリＭＥＭは、アドレスＡＤをラッチする複数のアドレスラッチ回路１８Ａ、１８Ｂと、複数のアドレスラッチ回路１８Ａ、１８Ｂのそれぞれに接続されるアドレス線ＲＡＤ、ＣＡＤと、試験信号ＡＤ０−２が入力される複数のアドレスバッファＡＢＵＦ０−２とを有する。 - 特許庁

This semiconductor memory activates column decoders 221, 222 of all banks 111, 112 based on a write-command WR or a read-command RD supplied after a refresh command REF is supplied at the time of a test operation of a refresh counter 15.例文帳に追加

開示される半導体記憶装置は、リフレッシュ・カウンタ１５のテスト動作時には、リフレッシュ・コマンドＲＥＦが供給された後に供給されるライト・コマンドＷＲ又はリード・コマンドＲＤに基づいて、すべてのバンク１１__１及び１１_２のカラム・デコーダ２２_１及び２２_２を活性化する。 - 特許庁

The mass M of the vibration isolated object is stepwise changed in a preset range, and optimum values for feedback control gains Gc corresponding to mass values Mi (i=1 to n) are found through experimental test to create a mass/gain map which is stored in a memory 21 of a controller 20.例文帳に追加

除振対象物の質量Ｍを所定範囲内で段階的に変更し、各質量値Ｍｉ（ｉ＝１〜ｎ）にそれぞれ対応するフィードバック制御ゲインＧcの最適値を実験により求めて質量・ゲインマップを作成し、これをコントローラ２０のメモリ２１に記憶させる。 - 特許庁

The memory tester provided with an ALPG 2 which generates a test pattern for digital signals based on vector data VD is enabled to verify the function of a DUT 100a having an A/D-converting function by adding a D/A converter 4 to the inside or outside of the tester.例文帳に追加

デジタル信号のテストパターンをベクタデータＶＤに基づいて発生させるＡＬＰＧ２を備えるメモリテスタの構成に、テスタ内蔵の、または、テスタ外部に設けられたＤＡ変換器４を追加して、ＡＤ変換機能を有するＤＵＴ１００ａの機能の検証を行えるようにする。 - 特許庁

The ECC circuit 103 allots a test bit ECC of 40 bits making 4224 bits being eight times of 528 bits being write and read units for one memory cell area 101j as information bit length, and performs encoding processing and decoding processing with 8 bits in parallel.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

To provide a method and device for an accelerated oxidation test of a fuel or a mineral oil product usable especially for simulation of a change with elapse of time of the fuel or the mineral oil product, a computer program for controlling the device, and a memory media readable by a computer.例文帳に追加

特に燃料または鉱物油製品の経時変化のシミュレーションに使用されることができる、燃料または鉱物油製品の加速酸化試験の方法とその装置、ならびにその装置をコントロールするためのコンピュータ・プログラムおよびコンピュータによる読み取り可能なメモリメディアを提供すること。 - 特許庁

To provide a semiconductor storage device of a design system which makes it possible to set read/write operation and refresh operation in a close state, and makes the accuracy of test and quality improvement realizable in the semiconductor storage device having a memory cell which requires refresh for holding data.例文帳に追加

データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リード／ライト動作とリフレッシュ動作とを接近した状態に設定することを可能とし、テストの精度、品質向上を実現可能とする設計方式の半導体記憶装置の提供。 - 特許庁

With respect to the semiconductor integrated circuit incorporating a data cache and the at-speed test method thereof, decoding is executed without considering fixed bits to map a plurality of addresses of the data cache to one address of a on-chip memory per prescribed address unit when address decoding of the data cache is performed.例文帳に追加

ここに開示されたデータキャッシュが内蔵した半導体集積回路およびそれの実速度テスト方法は、データキャッシュのアドレスデコーディング時、一定ビットを考慮しなくデコーディングを実行して、データキャッシュの複数個のアドレスを所定のアドレス単位ごとにオンチップメモリの一つのアドレスにマッピングさせる。 - 特許庁

To provide a mounting method for a failure analysis memory in a semiconductor tester that enables a change of slave boards according to a change in type and an increase in capacity or the like of a semiconductor device under test, and can minimize a spacing between master boards even when the number of master boards is increased.例文帳に追加

被試験対象の半導体デバイスの種類の変更、容量等の増大に伴い、子基板の変更ができ、親基板の枚数が増えても親基板の間隔を最小限の間隔におさえることのできる、半導体試験装置における不良解析メモリの搭載方法を提供する。 - 特許庁

To provide an IC socket preventing adhesion of a contact and an external terminal of an IC package, comprising a push-up mechanism having such a shape memory alloy that separates the external terminal of the IC package from the contact part of the contact by pushing up the guiding member by utilizing the heat at a burn-in test.例文帳に追加

コンタクトとＩＣパッケージの外部端子との貼り付きを防止し、バーンイン試験時の熱を利用して案内部材を押上げてコンタクトの接触部からＩＣパッケージの外部端子を引き離すように形状記憶合金部材を有する押上機構が設けられる。 - 特許庁

The probe card includes: two or more needles connected to test terminals formed in a memory; two or more first terminals connected to the needles; two or more second terminals connected to the outside and corresponding to the first terminals; and the optical transmission means connecting the first terminals and the second terminals.例文帳に追加

メモリに形成されたテスト端子と連結される複数のニードル、ニードルと連結された複数の第１端子、外部に連結され、第１端子と対応する複数の第２端子、第１端子及び第２端子を連結する光学伝送手段を具備するプローブカードである。 - 特許庁

The optical tracking balance target value corresponding to the recording linear speed is obtained by analyzing the result (evaluation values of jitter, C1 error, etc.), of the preliminarily made test recording, and a tracking balance table, etc., by which the recording linear speed and the tracking balance target value are made to correspond to each other, are stored in a memory.例文帳に追加

記録線速度に対応する最適なトラッキングバランス目標値の値は、予めテスト記録を行った結果（ジッタ、Ｃ１エラー等の評価値）を解析して求めておき、記録線速度とトラッキングバランス目標値とを対応付けたトラッキングバランステーブル等をメモリに記憶させておく。 - 特許庁

The input termination control device of a semiconductor memory is constituted of an input termination for matching impedance when a signal is received at a transmission line, a test circuit receiving an input termination-off instruction and an off-release-instruction and outputting the input termination off-control signal, and first and second switch performing switching-on-off by the input termination on-off control signal of the test circuit.例文帳に追加

半導体メモリの入力ターミネーション制御装置において、伝送ラインに信号が受信されるときにインピーダンスをマッチングさせるための入力ターミネーションと、外部からテスト入力ピンを通して入力ターミネーションオフ命令及びオフ解除命令を受けて前記入力ターミネーションオン・オフ制御信号を出力するテスト回路と、前記テスト回路の入力ターミネーションオン・オフ制御信号によりスイッチングオン・オフする第１及び第２スイッチと、から構成される。 - 特許庁

The electric fuse circuit includes a first nonvolatile memory cell connected to a first bit line, a second nonvolatile memory cell connected to a second bit line, a latch connected to the first bit line and the second bit line, and a bias current circuit supplying a bias current varied in response to a bias control signal during test operation to one of the first bit line and the second bit line through the latch.例文帳に追加

ここに提供される電気的なヒューズ回路は、第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。 - 特許庁

To provide a semiconductor memory and its test method in which a temperature characteristic at the time of read-out of a bit line can be sufficiently guaranteed, over-erasion bits can be detected efficiently, and an over- erasion state for the bits can be stably prevented efficiently and in the best state.例文帳に追加

ビット線の読み出し時の温度特性を十分保証することができ、さらに過消去ビットを効率的に検出することができるとともに、それらのビットに対する過消去状態の回避を、効率的にかつ最良の状態で安定して行うことができる半導体記憶装置およびその検査方法を提供する。 - 特許庁

To miniaturize a testing device for an electronic part substrate suitable for testing the electronic part substrate while the electronic part substrate such as, for example, memory module is stored, provide a testing method therefor, and improve throughput of a test process.例文帳に追加

たとえばメモリモジュールなどの電子部品基板を収容した状態で、電子部品基板を試験するために適した電子部品基板の試験装置および試験方法であって、特に、装置の小型化と試験工程のスループットの向上とを図ることができる電子部品基板の試験装置および試験方法を提供すること。 - 特許庁

Thus, a scan path for operation verification of the entire system LSI is constructed by inputting the definition information on the scan path to a register and a memory to be required for the operation verification of the system LSI, and the production test of the entire system LSI is performed via the scan paths (#13).例文帳に追加

このため、システムＬＳＩの動作検証に必要とされるレジスタやメモリに対するスキャン・パスの定義情報を入力することにより、システムＬＳＩ全体の動作検証用のスキャン・パスを構築することができ、これらのスキャン・パスを介してシステムＬＳＩ全体の実機テストを行うことができる（＃１３）。 - 特許庁

In the test circuit for determining right/wrong of information obtained by a memory access, specific fail-information among pieces of sequentially obtained fail-information in accordance with a wrong-determination result is held in a first storage section (51), and differences in serial two pieces of fail-information sequentially continuing from the specific fail-information are held in a second storage section (61).例文帳に追加

メモリアクセスによって得られる情報の正否を判定するテスト回路に、否の判定結果に応じて順次得られるフェイル情報の内の特定のフェイル情報を第１記憶部（５１）に保持させ、前記特定のフェイル情報に順次連続する前後のフェイル情報の差分を第２記憶部（６１）に保持させる。 - 特許庁

Rather than utilizing a separate histogram engine for each ADC, or duplicate memories to test each ADC, the memory of each histogram engine can be used either for a single ADC having a large or otherwise substantial sample width, or for multiple ADCs, each having a smaller sample width.例文帳に追加

各ＡＤＣについて別個のヒストグラムエンジンを利用するあるいは各ＡＤＣのテストに二重にメモリを利用する代わりに、大きなあるいは実質的なサンプル幅を有する単一のＡＤＣに対して、あるいは各々がより小さなサンプル幅を有する多数のＡＤＣに対して、各ヒストグラムエンジンを有するメモリを利用することができる。 - 特許庁

A flash memory having hierarchical bit line configuration is provided with column reset/bit line test transistor regions 4a commonly to a plurality of cell blocks 3a sharing upper layer bit lines MBL0, MBL1, etc., so that data lines DL connected with sense amplifiers can be selectively disconnected from the upper layer bit lines.例文帳に追加

階層ビット線構成を有するフラッシュメモリにおいて、上層ビット線ＭＢＬ０，ＭＢＬ１，…を共有している複数のセルブロック３ａに対して共通にカラムリセット兼ビット線テストトランジスタ領域４ａを設け、センスアンプが接続されるデータ線ＤＬを上層ビット線から選択的に切り離し得るようにした。 - 特許庁

The memory test method includes the steps of: reading data from the ROM; writing the data read from the ROM into the RAM; reading the data written in the RAM; and confirming the operations of the ROM and the RAM on the basis of the data read from the RAM.例文帳に追加

前記ＲＯＭからデータを読み出すステップと、前記ＲＯＭから読み出したデータを前記ＲＡＭに書き込むステップと、前記ＲＡＭに書き込まれたデータを読み出すステップと、前記ＲＡＭから読み出されたデータに基づいて前記ＲＯＭ及びＲＡＭの動作確認を行うステップとを含むことを特徴とする。 - 特許庁

The test device 2 for the arousal level includes: a driver information input unit 16; a face temperature measurement unit 8 for measuring the temperature of a facial skin in a contactless manner; a finger temperature measurement unit 10 for measuring the temperature of a finger skin; a pulse measurement unit 12 for measuring a pulse rate of the finger; a control unit 4; and a memory unit 6.例文帳に追加

この覚醒度検査装置２は、運転者情報入力部１６と、顔面皮膚温度を非接触で計測する顔面温度計測部８と、手指皮膚温度を計測する手指温度計測部１０と、手指から脈拍数を計測する脈拍計測部１２と、制御装置４と、記憶装置６とを備えている。 - 特許庁

An output circuit 6 of a DRAM (semiconductor memory) is composed substantially of a NAND gate NA1, an AND gate A1, a Pch-Tr2, and a Nch-Tr4, and the circuit is provided with a refresh monitor circuit to which a TMSELF signal (test mode signal) and a int.ZRAS signal (internal signal starting refresh) are inputted.例文帳に追加

ＤＲＡＭ（半導体記憶装置）の出力回路６には、実質的にＮＡＮＤゲートＮＡ１とＡＮＤゲートＡ１とＰｃｈ−Ｔｒ２とＮｃｈ−Ｔｒ４とで構成され、ＴＭＳＥＬＦ信号（テストモード信号）及びint.ＺＲＡＳ信号（リフレッシュを起動する内部信号）が入力されるリフレッシュモニタ回路が付設されている。 - 特許庁

The image forming apparatus samples the correction test pattern by high speed scanning in response to the number of samples, stores temporarily color data to an image memory and thereafter converts the data into color information so that the sampling is carried out at a higher speed than that of prior arts and also the labor of pattern replacement can be omitted by pattern replacement using an RDF.例文帳に追加

補正テストパターンのサンプリングをサンプリング数に応じて高速スキャンでサンプリングし、その色データを一時的に画像メモリに記憶してから色情報に変換することでこれまでより高速にサンプリングできるだけでなく、ＲＤＦによるパターン交換を行うことでパターン交換の手間を省くことができる。 - 特許庁

Whenever read-out indication is issued from a read-out circuit 14, a verification data generating circuit 15 generates verification data increasing one by one, a comparator circuit obtains test data stored in the FIFO memory 13 and the generated verification data and compares them, when the both do not coincide, the circuit outputs a malfunction detecting signal.例文帳に追加

読出回路１４から読出指示が出される毎に、照合データ生成回路１５は１づつ増加する照合データを生成し、比較回路はＦＩＦＯメモリ１３に記憶された検査データと前記生成された照合データとを取得して比較し、両者が一致しない場合、誤動作検出信号を出力する。 - 特許庁

When a test is performed for the semiconductor memory device, in a period in which an external clock ECLK having a period of integral multiple of the internal clock ICLK is fixed to a high level or a low level, continuous data can be allocated to mini-arrays being different from each other by writing one piece of data.例文帳に追加

本発明による半導体記憶装置に対してテストを行う場合、内部クロックＩＣＬＫの整数倍の周期を持った外部クロックＥＣＬＫがハイレベル又はローレベルに固定されている期間において１つのデータを書き込むことにより、連続するデータを互いに異なるミニアレイに割り当てることが可能となる。 - 特許庁

To provide a semiconductor memory device in which a collision between a write data to a write driver and a read data from a sense amplifier is avoided while maintaining a short test time, in such a case that a verify circuit and two or more write drivers are connected via a common bus and the verify circuit and two or more sense amplifiers are connected via the common bus.例文帳に追加

ベリファイ回路と複数のライトドライバとが共通のバスで接続され、ベリファイ回路と複数のセンスアンプとが共通のバスで接続されるような場合に、短いテスト時間を維持しつつ、ライトドライバへの書込みデータおよびセンスアンプからの読出しデータが衝突することを回避した半導体記憶装置を提供する。 - 特許庁

To provide a refresh-period being suitable for a refresh-holding characteristic time without being affected by dispersion by manufacturing and without requiring a test time for characteristics measurement of large scale before adjustment of a refresh-time, and a synchronous type semiconductor memory in which current consumption in refresh-operation can be reduced.例文帳に追加

製造ばらつきに影響されることなく、リフレッシュ時間の調整前に多大な特性測定のための試験時間を要することもなく、リフレッシュ保持特性時間に最適なリフレッシュ周期を提供し、リフレッシュ動作における消費電流の低減を図ることができる同期型半導体記憶装置を提供すること。 - 特許庁