「memory-test」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

Thus, an image is confirmed by performing addressing in conformity to the configuration of the mounted expansion memory, writing internally generated test pattern data to all the areas of the expansion memory, further reading all pieces of the written data in the expansion memory and printing them on paper.例文帳に追加

このように、装着した増設メモリ構成にあわせたアドレッシングを行って、増設メモリの全ての領域に対して内部生成テストパターンデータを書き込み、さらに増設メモリへの書き込みデータを全て読み出して、紙に印刷することにより画像確認を行う。 - 特許庁

To provide a semiconductor memory device having a test function for surely detecting a defective memory cell, of which the capacity value of a capacitor in a memory cell is lower for a standard range, since the possibility of causing a defective cell becomes high, as increase in the capacity proceeds in the future.例文帳に追加

今後大容量化が進むに連れて不良セルを生む可能性も高くなるため、メモリセルにおけるコンデンサの容量値が規格範囲に対して低い不良メモリセルを確実に検出するテスト機能を有する半導体記憶装置を提供する。 - 特許庁

In response to an assembly command code read out from a storage device 2, a test routine embedding-in part 14 embeds a check routine generated by a check routine generation part 12, in an free space of a target memory 3 on the basis of memory management table information owened by a target memory management part 13.例文帳に追加

記憶装置２から読み出したアセンブリ命令コードに対して、検査ルーチン組み込み部１４は、検査ルーチン生成部１２が生成した検査ルーチンを、ターゲットメモリ管理部１３保有のメモリ管理テーブル情報に基づいて、ターゲットメモリ３の空き領域に組み込む。 - 特許庁

To provide a semiconductor memory device that applies voltage to a plurality of transistors at the same time and reduces time for a reliability test in the semiconductor memory device which is configured by connecting in series a plurality of memory cells configured with ferroelectric capacitors and transistors.例文帳に追加

強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮する半導体記憶装置を提供する。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

This system is provided with an address decoder circuit 5 which decodes all or a part of area of memory capacity, and an address test switching circuit 6 which is a creating means that creates an address test switching output signal 7 of a switching signal which switches the memory capacity by logical calculation of a power supply signal (VDD13) or a test signal 2 and an upper address signal 4.例文帳に追加

メモリ容量の全領域または一部の領域をデコードするアドレスデコーダ回路５を有しており、さらに、電源信号（ＶＤＤ１３）またはテスト信号２と最上位アドレス信号４との論理演算によって、メモリ容量の切り換えを行う切換信号のアドレステスト切り換え出力信号７を生成する生成手段であるアドレステスト切り換え回路６が設けられている。 - 特許庁

A burn-in test control and pattern generating circuit 503 is provided at periphery of a memory circuit as an exclusive test circuit at the reliability test such as burn-in inside a semiconductor integrated circuit including a memory circuit, the circuit supplies a pattern being able to apply appropriate stress, and it is confirmed whether the stress is applied correctly or not by providing an output discriminating circuit 505 inside the circuit.例文帳に追加

メモリ回路を含む半導体集積回路内部にバーンイン等の信頼性テスト時にメモリ回路周辺に専用のテスト回路としてバーンインテスト制御およびパターン発生回路５０３を設け適切なストレス印加が可能なパターンを供給し、この出力を回路内部に出力判定回路５０５を設けストレスが正しく印加されているか確認する。 - 特許庁

To provide a refresh apparatus for a semiconductor memory device in which normal cell and a redundant cell can be a simultaneously refreshed and a test time can be shortened, and a refresh method.例文帳に追加

ノーマルセルとリダンダントセルとを同時にリフレッシュさせ、テスト時間の短縮が可能な半導体メモリ素子のリフレッシュ装置及びリフレッシュ方法を提供する。 - 特許庁

Processing circuits 561-564 test the stored digital samples, detect predetermined events, and designate a range of the memory storing position including the data regarding the predetermined event.例文帳に追加

処理回路561-564は、蓄積されたデジタル・サンプルを試験し、所定イベントを検出し、この所定イベントに関するデータを含んだメモリ記憶位置の範囲を指示する。 - 特許庁

To provide a test method for a non-volatile semiconductor memory by which quantity of disturbance and margin of disturbance can be tested and evaluated surely and in a short time.例文帳に追加

ディスターブ量及びディスターブマージンを正確に短時間で試験評価することができる半導体不揮発性メモリの試験方法を提供する。 - 特許庁

The test signal generator includes: a FPGA 21; a memory 22 whose circuit data are referenced by the FPGA 21; and a connector 26 to which a module board 10 to be inspected is connected.例文帳に追加

ＦＰＧＡ２１と、このＦＰＧＡ２１が回路データを参照するメモリ２２と、被検査モジュール基板１０が接続されるコネクタ２６とを設ける。 - 特許庁

After the completion of the warp setting work, the kind of a woven fabric, weaving conditions, etc., including the warp tension are set in a memory part of a controlling device 2, and a test operation is performed.例文帳に追加

機仕掛け作業完了後、織物種類、経糸張力を含む製織条件等を制御装置２の記憶部に設定し、試し運転を行う。 - 特許庁

To provide a semiconductor memory device which shares a read/write amplifier among a plurality of banks and a method for testing the same, capable of improving test efficiency.例文帳に追加

テスト効率を向上させることができる、リードライトアンプを複数のバンクで共有する半導体記憶装置及びそのテスト方法を提供する。 - 特許庁

To provide a semiconductor test device which can store address data of a defective memory cell and which is inexpensive, a method for testing a semiconductor, and a method for manufacturing a semiconductor device.例文帳に追加

不良メモリセルのアドレスデータを記憶可能で、且つ安価な半導体試験装置、半導体試験方法、および半導体装置の製造方法を提供する。 - 特許庁

To provide a test method for semiconductor memory circuits capable of transmitting path-fail data of a plurality of memories incorporated in a system LSI at a short period of time.例文帳に追加

システムＬＳＩに内蔵された複数のメモリのパスフェイルデータを、短い時間で送信できる半導体メモリ回路のテスト方法を提供することにある。 - 特許庁

To provide a test method for testing a general-purpose memory incorporated in a multi-chip module without preparing a special circuit for the testing.例文帳に追加

本発明は、試験用の特別な回路を設けることなくマルチチップモジュール内蔵の汎用メモリを試験する試験方法を提供することを目的とする。 - 特許庁

To provide a semiconductor test device capable of operating by a DDR system using a pattern memory without changing an operation frequency of a rate signal.例文帳に追加

レート信号の動作周波数を変更することなく、パターンメモリを用いてＤＤＲ方式で動作することが可能な半導体試験装置を実現する。 - 特許庁

Logical circuit simulation 302 is executed by using an RT net list of the entire LSI and a test pattern 301 to collect the number 303 of memory accesses.例文帳に追加

ＬＳＩ全体のＲＴネットリスト及びテストパタン３０１を用いて論理回路シミュレーション３０２を実行し、メモリアクセス回数３０３を収集しておく。 - 特許庁

To provide a semiconductor testing apparatus which stores data in a predetermined address of a memory without preprocessing of calculating each test to shorten a calculating time.例文帳に追加

本発明は、各試験の演算の前処理無しに、所定のメモリのアドレスの番地へ格納させて演算時間を短縮した半導体試験装置を提供する。 - 特許庁

To provide a semiconductor storage in which a defective mode being potentialized can be revealed by an acceleration test, even after replacement is performed by a redundancy memory cell.例文帳に追加

冗長メモリセルによる置換後あっても、潜在化した不良モードを加速試験により顕在化させることが可能な半導体記憶装置を提供する。 - 特許庁

To realize appropriate evaluation by preventing overevaluation of a lifetime by an imprint property in an imprint property test of a ferroelectric memory apparatus.例文帳に追加

強誘電体メモリ装置のインプリント特性試験におけるインプリント特性による寿命を過大評価することを防止して、適正な評価を実現する。 - 特許庁

To provide a failure capture circuit to be used for identifying failure location information from a memory-under-test (MUT) in a failure processing circuit.例文帳に追加

故障処理回路において、テスト対象メモリ（ＭＵＴ）から故障ロケーション情報を識別するために使用される故障捕捉回路が開示される。 - 特許庁

To provide a ferroelectric memory, in which the control by an external testing device is easily performed, and in which a redundancy relief test can be performed with high reliability.例文帳に追加

外部試験装置による制御が簡単で信頼性の高い冗長救済試験を行うことができる強誘電体メモリを提供する。 - 特許庁

In a test in which the same value is written in a plurality of memory cells and written data is read out again and it is tested whether the data is surely written and read out or not.例文帳に追加

複数のメモリセルに同じ値を書き込みその書き込んだデータを再び読み出して、正確に書き込まれ読み出されるかをテストする試験がある。 - 特許庁

METHOD FOR CONTROLLING VOLTAGE GENERATOR ADAPTED FOR USE IN WAFER BURN-IN TEST, AND SEMICONDUCTOR MEMORY DEVICE HAVING CONTROL CIRCUIT FOR OPERATIONAL CONTROL OF VOLTAGE GENERATOR例文帳に追加

ウェハバーンインテストに用いるに適合した電圧発生器制御方法及び電圧発生器の動作制御のための制御回路をもつ半導体メモリ装置 - 特許庁

To provide a test system in which various tests can be performed for many memory modules in conditions being close to actual use and of which a development cost and a manufacturing cost are lower.例文帳に追加

多数のメモリモジュールに対して実使用に近い条件で多様な試験が可能であり、開発コストや製造コストの低い試験システムを提供する。 - 特許庁

To provide a semiconductor memory in which the occurrence of a noise and a peak current caused by the operation of a sense amplifier can be suppressed in a parallel test.例文帳に追加

パラレルテストにおいて、センスアンプ動作に起因するノイズおよびピーク電流の発生を抑制することのできる半導体記憶装置を提供すること。 - 特許庁

To provide a method for testing a non-volatile memory capable of simplifying a test program and carrying out write and read-out tests as a series of tests.例文帳に追加

試験プログラムが簡素化でき、書込みと読出しの試験を一連の試験として行うことができる不揮発性メモリの試験方法を提供する。 - 特許庁

To provide a semiconductor integrated circuit device such as a semiconductor memory or the like which can be tested with a frequency exceeding the specifications of a tester and its test method.例文帳に追加

テスタの仕様を越えた周波数でテストすることができる半導体メモリなどの半導体集積回路装置及びそのテスト方法を提供する。 - 特許庁

To provide a semiconductor memory and its test method which can detect a cell in which operation defect occur at the time of long-write in a short time.例文帳に追加

ロングライト時に動作不良が発生するセルを短時間に検出することができる半導体記憶装置及びその試験方法を提供する。 - 特許庁

An OTF measurement section 18 measures an amplitude and a phase based on the intensity distribution data read out from the memory 17 to calculate an OTF of the test lens L0.例文帳に追加

ＯＴＦ測定部１８は、メモリ１７から読み出した強度分布データに基づいて振幅及び位相を計って被検レンズＬ０のＯＴＦを算出する。 - 特許庁

In a memory cell 3 for test, the source 14 is connected to a drain electrode 12 of TEG 1, and the drain 15 is connected to a source 11 of the TEG 1.例文帳に追加

テスト用のメモリセル３はソース１４がＴＥＧ１のドレイン電極１２に、ドレイン１５がＴＥＧ１のソース電極１１に接続されている。 - 特許庁

To provide a semiconductor module in which a plurality of semiconductor memories included in the module can be shifted to a test mode and a semiconductor memory used for the same.例文帳に追加

モジュールに含まれる複数の半導体記憶装置をテストモードへ移行可能な半導体モジュールおよびそれに用いる半導体記憶装置を提供する。 - 特許庁

As a result, the at-speed test of the data cache is adequately executed though the on-chip memory having a size smaller than the data cache.例文帳に追加

その結果、データキャッシュより小さいサイズを有するオンチップメモリを有してもデータキャッシュに対する実速度テストを十分に実行することができるようになる。 - 特許庁

Thus, a low power supply voltage margin test is easily conducted and discrimination is surely conducted for the semiconductor memory device whose operations are defective in a low power supply voltage margin region.例文帳に追加

これにより、低電源電圧マージンテストが容易になって、低電源電圧マージン領域で動作が不良な半導体メモリ装置が確実に判別される。 - 特許庁

To provide a test apparatus testing appropriately a memory to be tested which performs simultaneously write-in and read-out of data for a plurality of blocks by multi-bank operation.例文帳に追加

マルチバンク動作により複数のブロックに対して同時にデータの書き込み又は読み出しを行う被試験メモリを適切に試験する試験装置を提供する。 - 特許庁

To provide a semiconductor memory in which redundancy relieving efficiency is high, increment of a test time is suppressed, and of which a manufacturing cost is low.例文帳に追加

本発明は、冗長救済効果が高く、かつ、検査時間の増加を抑制した低コストの半導体記装置を提供することを目的とする。 - 特許庁

To prevent the deterioration of the yield of a DRAM due to the failure of a memory cell, caused by the variation of the data holding characteristic of the capacitor, after the test upon the completion of the DRAM wafer.例文帳に追加

ＤＲＡＭのウエハ完成時の試験後に、キャパシタのデータ保持特性の変動に起因するメモリセルの不良によるＤＲＡＭの歩留まり低下を防止する。 - 特許庁

In the step S220, the control unit reads audio data or display data for a test mode being stored in a flash memory 20 and goes on with processing to step S230.例文帳に追加

Ｓ２２０ステップにおいて、制御部は、フラッシュメモリ２０に格納されているテストモード用の音声データや表示データを読み込み、Ｓ２３０ステップへ処理を進める。 - 特許庁

To provide a burn-in system, capable of reducing the time needed for storing determination result in a determination result memory and of shortening the burn-in test time.例文帳に追加

判定結果を判定結果メモリに格納するのに要する時間を短縮し、バーンイン試験時間の短縮化を図ることのできるバーンイン装置を提供する。 - 特許庁

To provide a built-in self test controller and a programmable method by which the selection and modification of an algorithm applied to a related memory to be tested are attainable.例文帳に追加

ビルト・イン・セルフ・テスト・コントローラと、関連するテストされるメモリに適用されるアルゴリズムの選択及び変更を可能にするプログラマブルな方法を提供する。 - 特許庁

To provide a semiconductor device, reducing a test time for outputting a result of comparing a data pattern for testing with a data read out from a memory cell array.例文帳に追加

テスト用のデータパターンとメモリセルアレイから読み出したデータとの比較結果を出力するテスト時間を短縮する半導体記憶装置を提供する。 - 特許庁

To provide a failure detection circuit and a failure detection method capable of easily detecting the failure with a test pattern prepared in a memory BIST circuit.例文帳に追加

メモリＢＩＳＴ回路が持つテストパターンにより容易に故障検出することが可能な故障検出回路、および故障検出方法を提供する。 - 特許庁

To provide a semiconductor memory device which tests the on/off state of a ODT circuit during a data read mode, and also to provide a test method of the state of the ODT circuit.例文帳に追加

データ読出モードでＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路の状態テスト方法を提供する。 - 特許庁

To eliminate the need for changing the hardware of the defect relievable/unrelievable decision test device for a semiconductor memory by the kinds of semiconductor memories and imposed restrictions.例文帳に追加

半導体メモリの不良救済可否判定試験装置において、半導体メモリの機種や課せられた制限ごとにハードウェアを変更することを不要にする。 - 特許庁