「memory-test」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

When it is confirmed with the frequency counter that a difference between the frequency of the clock for test and a target frequency is within a predetermined range, an in-test level when the clock for test is generated by the VCXO is stored as a reference level in the memory, and the frequency of the clock for test is stored as a reference frequency.例文帳に追加

試験用クロックの周波数と目標周波数との差が所定の範囲内であることが周波数カウンタによって確認できたら、メモリに、この試験用クロックがＶＣＸＯによって発生された際の試験時レベルを基準レベルとして記憶させ、この試験用クロックの周波数を基準周波数として記憶させる。 - 特許庁

The one chip microcomputer 10 has a starting register 18 starting a test operation and a built-in self test starting pattern generator 19 setting initial values in test control circuits (a pseudo random number generator 14, a logic circuit inspection compressor 15, a pattern generator 16 and a memory inspection compressor 17) for a built-in self test function.例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

When an adjustment mode is set, transfer positions of the test patterns of each color on the intermediate transfer belt 21 are detected in the separation state, to measure the shift of the test patterns of each color from the transfer positions of the test patterns of each color and correct the measured shift of the test patterns of each color by using each difference in the memory 75.例文帳に追加

そして、調整モードが設定されると、離間させた状態で、中間転写ベルト２１上の各色のテストパターンの転写位置を検出して、各色のテストパターンの転写位置からそれらのずれを測定し、この測定した各色のテストパターンのずれをメモリ７５内の各差分を用いて補正している。 - 特許庁

This device is provided with a test pattern generating section generating a test pattern consisting of plural steps, a test pattern applying section, a test deciding section, an address conversion section, and plural expansion fail memory section storing pass/fail map information consisting of plural steps converted by the address conversion section distributing for each step.例文帳に追加

本発明は、複数のステップからなるテストパターンを生成するテストパターン生成部と、テストパターン印加部と、テスト判定部と、アドレス変換部と、該アドレス変換部で変換された複数のステップからなるパス／フェイルマップ情報をステップ毎に振り分けて記憶する複数の拡張フェイルメモリ部とを備えたことを特徴とする。 - 特許庁

Access to the memories MEM1-MEMn is controlled by controlling a test sequence of the memories MEM1-MEMn by a test sequence control part 1 according to the test sequence setting from the outside, and by enabling/disabling chip enable signals CE1-CEn by a memory access control part 2 according to instructions from the test sequence control part 1.例文帳に追加

テストシーケンス制御部１が、外部からのテストシーケンス設定に従ってメモリＭＥＭ１〜ＭＥＭｎのテストシーケンスを制御し、メモリアクセス制御部２が、テストシーケンス制御部１からの指示に従ってチップイネーブル信号ＣＥ１〜ＣＥｎの有効／無効を切り替え、メモリＭＥＭ１〜ＭＥＭｎへのアクセスを制御する。 - 特許庁

By the semiconductor test device 100, a status memory 111 is referred to, and a fail memory storing no fail information on the previous test, is selected, and the fail information on the previous and present tests are ORed and stored to the same address as that of DUT.例文帳に追加

半導体試験装置１００は、状態メモリ１１１を参照して前回の試験におけるフェイル情報を記憶していないフェイルメモリを選択し、前回および現在の試験におけるフェイル情報のＯＲをとってＤＵＴと同一のアドレスに記憶させる。 - 特許庁

The test pattern of an LSI for control is stored in a memory LSI as expected value data, and when the input/output timing is adjusted, the device is coped with all of the test patterns in a common discrimination circuit by means of discriminating with comparison of expected value data in the memory LSI and input data.例文帳に追加

制御用ＬＳＩのテストパターンをメモリＬＳＩに期待値データとして記憶し、入出力タイミング調整時には、入力データとメモリＬＳＩ内の期待値データを比較判定することで、共通の判定回路で全てのテストパターンに対応する。 - 特許庁

To provide an on-chip test interface being integrated and always enabled which is used for verifying a function of high speed incorporated memory such as a synchronous dynamic random access memory(SDRAM) enabling performing a test with an existing tester having comparatively low operation speed (therefore, low cost), or the like.例文帳に追加

既存の比較的低速度の、（よって低コストの）テスタでテストを行なうことを可能にする、シンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）などの高速組込みメモリの機能を検証するために用いる、統合され常に可能化されたオンチップテストインターフェイスを提供する。 - 特許庁

This tester has a memory part for storing a test program for testing the tested object, and a control means for conducting control by the per-pin system and the shared system by the test program stored in the memory part, based on the per-pin system and the shared system.例文帳に追加

本装置は、被試験対象を試験するテストプログラムを記憶する記憶部と、パーピン方式、シェアード方式に基づいて、記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段を有することを特徴とする装置である。 - 特許庁

The compressing means stores the fail data at a predetermined compression ratio by allocating a plurality of addresses of the pattern memory to the single address of the data fail memory in the execution of the first test and executes the second test without compression on only the group having a plurality of addresses of the pattern memory corresponding to the fail data stored in the data fail memory.例文帳に追加

その圧縮手段は、第１回目のテスト実行において、パターンメモリの複数のアドレスをデータフェイルメモリの単一アドレスに割り当てることにより、フェイルデータを、あらかじめ定めた圧縮比率で格納し、そのデータフェイルメモリに格納されたフェイルデータに対応するパターンメモリの複数のアドレスを有するグループのみについて、圧縮をすることなく、第２回目のテストを実行する。 - 特許庁

More particularly, in a first aspect, a dual mode BIST controller comprises both a logic built-in self-test ('LBIST') domain and a memory built-in self-test ('MBIST') domain.例文帳に追加

より具体的に言えば、第１の態様で、デュアル・モードＢＩＳＴ制御装置は、論理組込み形自己試験（「ＬＢＩＳＴ」）領域とメモリ組込み形自己試験（「ＭＢＩＳＴ」）領域の両方を含む。 - 特許庁

To facilitate a unit test of a clock generating module such as an SSCG, PLL, or DLL, without expanding memory for storing test patterns and expected-value patterns in a semiconductor integrated circuit.例文帳に追加

テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。 - 特許庁

To complete derivation of a temperature acceleration coefficient required for an acceleration test for a ferroelectric memory device in a short period of time, and remarkably reduce the time required for the whole acceleration test.例文帳に追加

強誘電体メモリ装置の加速試験に必要な温度加速係数の導出を短時間に完了させると共に、加速試験全体に要する時間を大幅に短縮できるようにする。 - 特許庁

Since the test against whole memory spaces which a microcomputer has is realized without being affected by the actual address of RAM 3, test ROM is not required and inspection with a small pin is realized.例文帳に追加

この構成により、ＲＡＭ３の実際のアドレスに左右されることなく、マイクロコンピュータの持つ全メモリ空間に対するテストが可能となるため、テストＲＯＭを必要とせず、小ピンでの検査が可能となる。 - 特許庁

A delay characteristic by edge search is detected with no time for stabilization of the delay characteristic in order to stabilize a test, and is stored in a memory, in a testing-objective chip for conducting the function test at first.例文帳に追加

最初にファンクション試験を行なう試験対象チップで、試験を安定させるためにエッジサーチによる遅延特性を、遅延特性が安定するのにかかる時間をおかずに検出してメモリに保持する。 - 特許庁

By a refresh control circuit, a test refresh requisition signal is formed by synchronizing with the access command for executing the refresh operation of the memory cells during a test mode when a refresh mask signal is in an invalid level.例文帳に追加

リフレッシュ制御回路は、テストモード中に、リフレッシュマスク信号が無効レベルのときに、メモリセルのリフレッシュ動作を実行するためにアクセスコマンドに同期してテストリフレッシュ要求信号を生成する。 - 特許庁

To provide a method for testing many word lines of a semiconductor memory assembly in a multiple WL wafer test in which a multiple wafer test can be performed quickly without needing much cost.例文帳に追加

迅速に、そして多大の費用を伴わずにマルチプルＷＬウエハテストを実施できるような、マルチプルＷＬウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法を提供する。 - 特許庁

To provide a semiconductor memory device in which a test can be performed with a low frequency and a test can be performed accurately in a short time, even if an operation clock signal of high frequency is inputted.例文帳に追加

高い周波数の動作クロック信号が入力されても、低い周波数でテストできるようにした、短い時間で正確にテストを行うことができる半導体メモリ装置を提供すること。 - 特許庁

Image data 54 of a substrate 1 are acquired by using a scanning head 16 of a test unit 14 which scans the substrate 1 with its line sensor 34, and read into an image memory 44 of a main unit 12 as a test image 41.例文帳に追加

試験ユニット１４の走査ヘッド１６は基板１をラインセンサ３４により走査して基板１の画像データ５４を取得し、メインユニット１２の画像メモリ４４内に検査画像４１として書き込む。 - 特許庁

To provide a circuit in which an address is not fixed in a test mode and a defect mode of address multiplexed selection can be detected by a read test for NOR flash memory and the like.例文帳に追加

テストモード時にアドレスを非固定状態にする回路を提供し、ＮＯＲ型フラッシュメモリ等について、Ｒｅａｄテストによってアドレス多重選択の不良モードの検出を可能とすることを目的とする。 - 特許庁

A wireless receiving circuit chip 2 for receiving electric power transmitting by wireless from the outside and a test start signal, and a non-volatile memory chip 3 loading a self-diagnosis test circuit are mix-loaded in a wafer 1.例文帳に追加

ウェーハ１は、外部から無線により送信される電力および試験開始信号を受信する無線受信回路チップ２と、自己診断試験回路を搭載する不揮発性メモリチップ３と、を混載する。 - 特許庁

A demultiplexer 7a of the conference room A demultiplexes the inverted test signal from the received signal, a delay time measurement device 8a calculates a delay time that is a time from the transmission of the test signal to reception of the inverted test signal and the delay time is used to control a delay time in a delay memory 3a.例文帳に追加

会議室Ａは、受信信号から反転試験信号を抽出して、試験信号を送信してから反転試験信号を受信するまでの遅延時間を遅延時間測定器８ａで算出してディレイメモリ３ａの遅延時間を制御する。 - 特許庁

Next, a sector erase test is performed, by which the data stored in a selected sector among the plurality of sectors are erased within the sector erase guarantee time, and a data holding test is performed for the second memory cell array (20;20-1) in performing the sector erase test.例文帳に追加

次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 - 特許庁

To provide a test device capable of very efficiently recording log data which show the state of device and state of test, etc., before/after the time when abnormality occurs, by effectively utilizing a limited memory capacity, and to provide a recording method of the log data of the test device.例文帳に追加

限られたメモリ容量を有効に活用し、異常発生時前後の装置状態と試験状態等を示すログデータを極めて効率的に記録することが可能な試験装置と試験装置のログデータ記録方法とを提供することを目的とする。 - 特許庁

A semiconductor memory related to this semiconductor integrated circuit has a degeneration test mode and it is provided with a degeneration test circuit performing the degeneration test via a data terminal set in accordance with a designation signal and by a combination of data lines set in accordance with the designation signal.例文帳に追加

この発明に係る半導体記憶装置は、縮退テストモードを有し、指定信号に応じて設定されたデータ端子を介して、さらに、指定信号に応じて設定されたデータ線の組み合わせで、縮退テストを行う縮退テスト回路を設けている。 - 特許庁

A package 22 of a memory card 20 includes: a plurality of contact pieces 24; a plurality of test terminals 26; and a label for contact piece protection 28.例文帳に追加

メモリカード２０のパッケージ２２には、複数の接片２４と、複数のテスト端子２６と、接片保護用ラベル２８とが設けられている。 - 特許庁

To provide a programmable self-test controller useful in self-testing for many types of memory defects of different manufacturers or different design methods.例文帳に追加

メーカや設計方式が異なる種々のメモリの不良を自己テストするのに有用な、プログラム可能な自己テスト・コントローラを提供する。 - 特許庁

To provide a method for generating a trigger signal in a scope mode of a memory tester for executing a test program having an algorithmic property.例文帳に追加

アルゴリズム的性質を持つテストプログラムを実行するメモリテスタのスコープモードにおいて、トリガ信号を生成するための方法を提供する。 - 特許庁

To provide a test data generating apparatus capable of reducing the capacity of a memory in use and flexibly coping with a change in the number of multiplexed data units at a high speed.例文帳に追加

使用するメモリ量を抑制し、高速かつ柔軟に対応することが可能なテストデータ生成装置を提供すること。 - 特許庁

To increase the number of parallel tests of semiconductor memory devices even in utilizing limited input/output channels of a test device.例文帳に追加

テスト装置の限定された入出力チャネルを利用しても、半導体メモリ素子の並列テスト数を拡張できるようにすることにある。 - 特許庁

Therefore, desired stress applied to all memory cells excluding a defective part at the time of a burn-in test by utilizing fuse data.例文帳に追加

したがって、ヒューズデータを利用することにより、バーンインテスト時には、不良個所を除く全メモリセルに所望のストレスを印加することができる。 - 特許庁

To provide a ferroelectric memory and its test method of which a fatigue characteristic can be evaluated in a short time.例文帳に追加

疲労特性を短時間に評価する事が出来る強誘電体メモリ及びそのテスト方法を提供することを目的としている。 - 特許庁

To provide a semiconductor integrated circuit in which an increment in circuit scale and a test time is suppressed and the defect of a memory is easily analyzed.例文帳に追加

回路規模およびテスト時間の増大を抑えて、メモリの不良解析の容易化が図られた半導体集積回路を提供する。 - 特許庁

To provide a test apparatus capable of verifying operations of a decoding circuit by using a memory with a storage capacity smaller than that of prior arts.例文帳に追加

従来に比べて小さな記憶容量のメモリを用いて、復号回路の動作検証行うことができるテスト装置を提供する。 - 特許庁

To provide a method for controlling the test of a non-volatile memory, which can perform adequate resetting by accompanying the occurrence of a factor for resetting.例文帳に追加

リセット要因の発生に伴なう適正なリセット動作を行うことができる不揮発性メモリのテスト制御方法を提供する。 - 特許庁

To provide an integrated circuit executing a test of a memory block in an actual clock frequency operation efficiently within a short period of time.例文帳に追加

実動作のクロック周波数でのメモリブロックのテストを短時間で効率よく実行することができる集積回路を提供する。 - 特許庁

To provide a semiconductor memory device in which entry to a test mode is possible even when an external signal is inputted through a register.例文帳に追加

レジスタを介して外部信号を入力する場合でもテストモードにエントリすることが可能な半導体記憶装置を提供する。 - 特許庁

To provide a memory module test device which operates at a high speed by solving problems of round trip delay time and impedance mismatching.例文帳に追加

ラウンドトリップ遅延時間及びインピダンス不整合の問題を解決することにより、高速で動作するメモリモジュールのテスト装置を提供する。 - 特許庁

A circuit part, being exclusive for all the functions required for programming, writing of test instructions, and operation of a memory device is common to both arrays.例文帳に追加

プログラミング、試験指示の書込みおよびメモリデバイスの動作に必要な全機能に専用である回路部分は、両アレイに共通である。 - 特許庁

To provide a semiconductor memory in which voltage stress can be applied between adjacent column selecting lines in a burn-in test period.例文帳に追加

バーインテスト期間中において、隣接する列選択線間に電圧ストレスを印加することが可能な半導体記憶装置を提供する。 - 特許庁

Semiconductor characteristic information regarding power consumption during manufacture test of a semiconductor device is stored, beforehand, in a nonvolatile memory part.例文帳に追加

予め半導体装置の製造試験時の消費電力に関わる半導体特性情報を不揮発性の記憶部に格納しておく。 - 特許庁

A selector 4 selects the BIST signal to be output to the input-side scanning FF group 9A and conducts test for the memory block 10.例文帳に追加

セレクタ４はこのＢＩＳＴ信号を選択し、入力側スキャンＦＦ群９Ａに出力し、メモリブロック１０のテストを実行する。 - 特許庁

Therefore, addresses before and after scramble by the scramble memory 11b are simultaneously displayed on a display device as one part of a result of a function test.例文帳に追加

これにより、スクランブルメモリ１１ｂによるスクランブル前後のアドレスをファンクションテスト結果の一部として、表示装置に同時に表示する。 - 特許庁

To provide a configuration of a semiconductor device capable of executing an efficient operation test in accordance with the performance level of a memory tester to be used.例文帳に追加

使用するメモリテスタの性能の高低に対応して、効率的な動作テストを実行可能な半導体装置の構成を提供する。 - 特許庁

The memory 17 reads and outputs Es(tp) to a test wave generation part 1.例文帳に追加

メモリ１７は、Ｅｓ（ｔ_0）を読み出して加算器１６に出力し、メモリ１８は、Ｅｅ（ｔ_0）を読み出して試験波発生部１に出力する。 - 特許庁