「memory-test」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

The semiconductor memory test device, which is configured to transfer failure data to the buffer memory from a fail memory, is provided with a failure counter part for counting the total number of failures for every page at the same time when failure data is transferred to a buffer memory.例文帳に追加

フェイルメモリからバッファメモリへフェイルデータを転送するように構成された半導体メモリ試験装置において、バッファメモリへのフェイルデータの転送と同時にページ毎の総フェイル数をカウントするフェイルカウンタ部を設けたことを特徴とするもの。 - 特許庁

The semiconductor memory device includes: memory blocks MB1 and MB2; a redundancy determining circuit 100 for entering in a parallel test mode in which both the memory blocks MB1 and MB2 are simultaneously accessed; and a verifying circuit 22 for verifying data read from the memory blocks MB1 and MB2.例文帳に追加

メモリブロックＭＢ１，ＭＢ２と、メモリブロックＭＢ１，ＭＢ２の両方に同時にアクセスするパラレルテストモードにエントリ可能な冗長判定回路１００と、メモリブロックＭＢ１，ＭＢ２から読み出されたデータを検証する検証回路２２とを備える。 - 特許庁

To prevent an oversight in a test of error caused by improper contact in a circuit device for a burn-in test of a semiconductor module including a memory circuit provided with a connection terminal allowing a burn-in test signal of a burn-in test device having active/inactive conditions to be applied.例文帳に追加

活性／非活性状態を有しているバーン・インテスト装置のバーン・インテスト信号Ｔ１；Ｔ６が印加可能である接続端子を備えたメモリ回路１を含んでいる半導体モジュールのバーン・インテストのための回路装置において、コンタクト不良に起因するエラーの検査漏れを克服する。 - 特許庁

In this semiconductor testing device, the event pulse generating part is provided with an address generating means for generating an event pulse to make a plurality of prescribed test items executable continuously, and the storage memory, in a test execution mode where a test for a DUT is executed in order along the plurality of divided test items.例文帳に追加

ＤＵＴの試験実施が複数の試験項目に分割して順次実施される試験実施形態のとき、イベントパルス発生部は所定複数の試験項目が連続的に実施可能とするイベントパルス発生用のアドレス発生手段と格納メモリとを備える、半導体試験装置。 - 特許庁

Further, a test data selection section 104 is disposed to selectively output one of test data output from the first and second test pattern generation sections 101 and 102 based on the signal value of the second clock CK2, and input it as test data to a memory 105.例文帳に追加

さらに、第１のテストパターン生成部１０１および第２のテストパターン生成部１０２から出力されるテストデータのいずれか一方を、第２のクロックＣＫ２の信号値によって選択的に出力し、メモリ１０５へテストデータとして入力するテストデータ選択部１０４を設ける。 - 特許庁

To provide an inexpensive semiconductor testing device which saves a test pattern storage memory by generating a fast clock while generating a test pattern in slow test cycles and is further slow and small in the storage capacity of a test pattern storage circuit, and a semiconductor testing method using the device.例文帳に追加

低速なテスト周期でテストパターンを作成しながら高速なクロックを発生させることでテストパターン格納メモリの節約を実現し、さらに低速かつテストパターン記憶回路の記憶容量が少ない安価な半導体試験装置及びその装置を用いた半導体試験方法を提供する。 - 特許庁

This device is provided with a compression means for forming only the change portion from the previous pattern, while paying attention to a test pattern file used for a semiconductor test every pattern vector, to compress the test pattern file, and a memory means for storing the test pattern file compressed by the compression means.例文帳に追加

また、半導体の試験に使用するテストパターンファイルをパターンベクタ毎に着目し、前のパターンベクタからの変更分のみをファイル化して上記テストパターンファイルの圧縮を行う圧縮手段と、該圧縮手段で圧縮されたテストパターンファイルを記憶する記憶手段とを備える。 - 特許庁

A host test interface circuit TICU transmits a test control signal TCMD externally inputted or the like to each of the test interface circuits TIC0-TIC2 or selected one of the test interface circuits TIC0-TIC2 in accordance with a memory core selecting signal MCR <1:0>.例文帳に追加

上位テストインターフェイス回路ＴＩＣＵは、外部から入力されるテスト制御信号ＴＣＭＤ等を、メモリコア選択信号ＭＣＲ＜１：０＞に応じて、テストインターフェイス回路ＴＩＣ０〜ＴＩＣ２の各々、もしくはテストインターフェイス回路ＴＩＣ０〜ＴＩＣ２の選択された１個に対して伝達する。 - 特許庁

To shift to a test mode without providing a terminal for the exclusive use of a test and to prevent shifting erroneously to a test mode at the time of normal operation in a semiconductor memory provided with a test function and a circuit substrate mounting a semiconductor integrated circuit.例文帳に追加

本発明は、試験機能を備えた半導体記憶装置およびこの半導体集積回路を搭載した回路基板に関し、試験専用の端子を設けることなく試験モードに移行し、かつ通常動作時に誤って試験モードに移行することを防止することを目的とする。 - 特許庁

This testing method of ASIC (application specific integrated circuit 100 executes a test routine 128 in an incorporated memory 120 or an external memory by using an incorporated processor 110 in the ASIC.例文帳に追加

ＡＳＩＣ（１００）のテスト方法であって、ＡＳＩＣ内の組込みプロセッサ（１１０）を用いて、組込みメモリ（１２０）または外部メモリ中のテストルーチン（１２８）を実行する。 - 特許庁

To provide a test system automatically generating a command row generating an access to a memory by same timing from a plurality of processors in a symmetric multi-processor sharing a memory.例文帳に追加

メモリを共有するSymmetric Multi プロセッサにおいて、複数プロセッサから同一タイミングでメモリへのアクセスを発生する命令列を自動生成する試験方式を提供する。 - 特許庁

The memory test device 1 includes: a fail memory FM which stores fail information; and a line fail counter CM which counts the number of fails for each line by using the fail information.例文帳に追加

メモリ試験装置１は、フェイル情報を記憶するフェイルメモリＦＭと、フェイル情報を用いてライン毎のフェイル数を計数するラインフェイル計数装置ＣＭとを備える。 - 特許庁

A recording control circuit 50 stops renewal of the memory content of the memory, at the stoppage of the test program of the semiconductor testing machine and at operation of the output control circuit 14.例文帳に追加

記録制御回路５０は、半導体試験装置のテストプログラムの停止時及び出力制御回路１４の動作時、メモリ４２の記憶内容の更新を停止する。 - 特許庁

In accordance with the progress of the test in the row direction of an address of the fail memory 101a or 101b, bit information of "1" is stored in the status memory 111.例文帳に追加

フェイルメモリ１０１ａまたは１０１ｂのアドレスのロー方向に試験が進行していくことに応じて、状態メモリ１１１に「１」のビット情報を記憶させる。 - 特許庁

To provide a semiconductor memory in which a defective memory cell detected by an operation test can be relieved without requiring complex analysis processing.例文帳に追加

複雑な解析処理を要することなく、動作テストによって検出された不良メモリセルを救済することが可能な半導体記憶装置の構成を提供する。 - 特許庁

To provide a method for memory diagnosis on a processor bus which is able to shorten the test time, concerning the method for memory diagnosis on the processor bus.例文帳に追加

本発明はプロセッサバス上のメモリ診断方法に関し、試験時間の短縮を図ることができるプロセッサバス上のメモリ診断方法を提供することを目的としている。 - 特許庁

To provide a novel nonvolatile memory array structure capable of facilitating a test process of the nonvolatile memory array by forming an open circuit between an abnormally functioning bit line and a sense amplifier.例文帳に追加

機能異常のビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規の不揮発性メモリアレイ構造を提供する。 - 特許庁

To provide a test method to reduce a data obtaining period for deriving frequency characteristics regarding normal/defective condition of a semiconductor memory device and to provide a semiconductor memory device.例文帳に追加

半導体記憶装置の動作の良否に関する周波数特性を導出するためのデータ取得時間を短縮する試験方法及び半導体記憶装置。 - 特許庁

To improve throughput, to eliminate a high temperature acceleration test, and to extend the range of guarantee temperature and guarantee date in a semiconductor memory device provided with a non-volatile memory element.例文帳に追加

不揮発性メモリ素子を備えた半導体記憶装置に関し、スループットを向上させ、高温加速試験を省略でき、保証温度や保証年月の範囲を広くすること。 - 特許庁

To provide a nonvolatile semiconductor memory device which can store a defective block address with a smaller memory capacity compared with a conventional technology, and its self-test method.例文帳に追加

不良ブロックアドレスを、従来技術に比較して少ない記憶容量で記憶することができる不揮発性半導体記憶装置とその自己テスト方法を提供する。 - 特許庁

A memory test system is disclosed in which easy function tests are carried out once or twice first to obtain fail bit data, and an OR calculation result of the obtained fail bit data is stored in a buffer memory B108.例文帳に追加

メモリテストシステムは、最初に１〜２回のイージーファンクションテストを行って、得られたフェイルビットデータのＯＲ演算結果をバッファメモリＢ１０８に記憶しておく。 - 特許庁

Next, nondefective/defective is discriminated for the memory array and the redundant memory array based on the characteristic result of the characteristic test process in a discrimination process S50.例文帳に追加

次に、判定工程Ｓ５０において、特性テスト工程の特性テスト結果に基づき、メモリアレイ及び冗長メモリアレイに対してそれぞれ良品／不良品の判定を行う。 - 特許庁

To determine whether or not a semiconductor redundant memory cell is selected without requiring an input/output terminal for testing or a test circuit for a defective memory cell.例文帳に追加

テスト用の入出力端子や不良メモリセル用のテスト回路を必要とすることなく、半導体冗長メモリセルが選択されたか否かを判断できるようにする。 - 特許庁

To solve the problem that a memory defect cannot be decided only from the data outputted through latch circuits from a pair of read data buses, when a memory test is carried out by address degradation.例文帳に追加

アドレス縮退によりメモリテストを行った時は、１対のリードデータバスからにラッチ回路を通じて出力されるデータだけではメモリ不良を判定できない。 - 特許庁

To miniaturize the hardware constitution, to reduce the manufacturing cost, and to improve the throughput/cost ratio in a test system for a nonvolatile memory such as a flash memory card or the like.例文帳に追加

フラッシュメモリカードなどの不揮発性メモリの試験システムにおいて、ハード構成の小型化やコストの低減を図るとともに、スループット対コスト比の向上を図ることにある。 - 特許庁

When a test is started, a control means 110 generates a timing signal for generating a test pattern signal according to set information and generates the address designation signal of the test pattern memory means 130 every cycle period.例文帳に追加

試験が開始されると、制御手段１１０は、設定情報に従ってテストパターン信号を生成するタイミング信号を発生するとともに、サイクル周期毎にテストパターン記憶手段１３０のアドレス指定信号を発生する。 - 特許庁

To accurately measure pause times by simultaneously finishing a test sequence in a plurality of memories through a small scale circuit addition, in a memory pause test method and test circuit for a semiconductor integrated circuit.例文帳に追加

半導体集積回路のメモリポーズテスト方法およびテスト回路において、小規模な回路の増加で、複数のメモリのテストシーケンスを同時に完了させることが可能となり、正確にポーズタイム測定が可能となることを目的とする。 - 特許庁

Also, in the midst of changing an address, write-in of a test pattern for a semiconductor memory in a write-in control command section is prohibited.例文帳に追加

また、アドレスの変更途中は、書き込み制御指令部にて半導体メモリへのテストパターンの書き込みを禁止する。 - 特許庁

When executing a test of the data memory 2, the selecting means 8 selects the pseudo- command code 7a, and supplies the code to a decoder 6.例文帳に追加

データメモリ２のテスト実行時には、選択手段８は擬似命令コード７ａを選択して、デコーダ６へ供給する。 - 特許庁

To provide a nonvolatile semiconductor memory in which a highly reliable test is conducted to sort out a defective device.例文帳に追加

不良デバイスを選別する信頼性の高いテストを行なうことができる不揮発性半導体記憶装置を提供する。 - 特許庁

The integrated circuit test system comprises a control computer 10, an integrated circuit tester 20 and an external memory 30.例文帳に追加

集積回路試験システムは、制御コンピュータ10，集積回路試験装置20及び外部記憶装置30を有して構成されている。 - 特許庁

MEMORY DEVICE CAPABLE OF ADJUSTING BIT LINE SENSING MARGIN TIME FOR TEST MODE, ITS BIT LINE SENSE AMPLIFYING METHOD AND CONTROLLER例文帳に追加

テストモード用ビットラインセンシングマージン時間の調節が可能なメモリ装置、そのビットラインのセンス増幅方法及び制御装置 - 特許庁

To provide a semiconductor memory permitting to perform an efficient burn-in test in a logic-consolidated device or the like.例文帳に追加

ロジック混載デバイス等において、効率的なバーンイン試験を実行することが可能な半導体記憶装置を提供する。 - 特許庁

To detect efficiently defective bits caused by the coupling noise of adjacent bit lines by a sense amplifier in a memory test.例文帳に追加

メモリテストにおいて、センスアンプ増幅による隣接ビット線のカップリングノイズにより不良ビットを効率よく検出する。 - 特許庁

To provide a semiconductor memory in which generating an operation mode signal for a test dedicated is prevented at the time of use by a user.例文帳に追加

ユーザー使用時においてテスト専用の動作モード信号の発生を防止する半導体記憶装置を提供する。 - 特許庁

If the difference is outside a threshold determined beforehand, the memory cell 111t under test is decided to be a "deteriorated cell".例文帳に追加

この差分が予め定められたしきい値の範囲外であれば、検査対象メモリセル１１１ｔは「劣化セル」と判定する。 - 特許庁

Before the test, a table in which function addresses are written in the designed execution order is generated and registered to a memory.例文帳に追加

検査に先立っては、設計した実行順で関数アドレスを記したテーブルを生成し、これをメモリに登録する。 - 特許庁

The comparison circuit 24 discriminates whether an accessed memory cell is normal or abnormal by comparing the expected value data with the data Dt for test.例文帳に追加

比較回路２４は、アクセスを行ったメモリセルが正常か異常かをデータＤｓ，Ｄｔの比較により判定する。 - 特許庁

To obtain a dynamic random access memory(DRAM) circuit using a test system and a method for deciding sensitivity of a sense amplifier.例文帳に追加

センスアンプの感度を決定するテストシステム及び方法を使用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）回路を提供する。 - 特許庁

To provide a memory for reducing test time for evaluating a leak phenomenon during standby.例文帳に追加

スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供する。 - 特許庁

To provide a test and measurement instrument which performs waveform math processing even when data acquisition or storing in memory is not completed.例文帳に追加

試験測定機器にて、データの取込みやメモリへの蓄積が完了しなくても波形の数学処理を実行する。 - 特許庁

To provide a semiconductor testing device that can hold the data stored in a test pattern memory even when power supply is shut off.例文帳に追加

電源が遮断された際にも、テストパターンメモリのデータを保持することができる半導体試験装置を提供する。 - 特許庁

Thus, the number of operations for the primality test is decreased without requiring large memory capacity.例文帳に追加

これにより、大きなメモリ容量を必要とすることなく、素数性判定のための演算処理数を減少することができる。 - 特許庁

The interface card 41 outputs the test train radio transmission data stored in the memory 401 to a monitoring device 3.例文帳に追加

インタフェースカード４１は、メモリ４０１に格納された試験用列車無線伝送データをモニタリング装置３に出力する。 - 特許庁

With such an arrangement, a large capacity memory required, in prior art, for storing developed test patterns can be eliminated.例文帳に追加

このようにすれば、従来技術のように、展開済みのテスパターンを記憶するための大容量メモリが不要となる。 - 特許庁