「memory-test」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

To provide a test method of a semiconductor memory device by which real ability of tRCD can be evaluated accurately even in the case of a test in which an address is shrunk.例文帳に追加

アドレスを縮退した試験の際にも、ｔＲＣＤの実力を正確に評価することが可能な、半導体記憶装置の試験方法を提供する。 - 特許庁

In such a test bench 1, creation of each memory model 503 in the test bench 1 is performed in parallel by designers at each access requesting origin.例文帳に追加

このようなテストベンチ１では、テストベンチ１における各メモリモデル５０３の作成を各アクセス要求元設計者によって並行して行うことができる。 - 特許庁

To provide an input/output compression circuit for a semiconductor memory device in which a test time can be shortened by decreasing the number of input/output pins for a test.例文帳に追加

テスト用の入出力ピン数を減少させ、テスト時間を短縮させることができる半導体メモリ装置のコンプレス入出力回路提供すること。 - 特許庁

To provide a semiconductor memory device in which an operation test by a frequency being higher than the maximum clock frequency which can be supplied by a test device can be performed.例文帳に追加

試験装置が供給できる最大クロック周波数より高い周波数での動作試験が行える半導体記憶装置を提供する。 - 特許庁

To provide a memory test device which can perform a test by an interleaving system between banks and distinguishing correctly a charge 1 region and a charge 0 region.例文帳に追加

バンク間インタリーブ方式で然もチャージ１領域とチャージ０領域とを正しく区別して試験を行うことができるメモリ試験装置を提供する。 - 特許庁

To provide a memory device in which a test data setting time can be shortened by write-in with one word unit and the degree of freedom of test data setting is high.例文帳に追加

１ワード単位での書込によりテストデータ設定時間の短縮が可能で、且つ、テストデータ設定の自由度が高いメモリ装置を提供する。 - 特許庁

To provide a semiconductor test circuit and a semiconductor test method which shorten an inspection time of semiconductor, also perform strict operation speed inspection of a memory.例文帳に追加

半導体の検査時間を短縮し、かつメモリの厳密な動作速度検査を行うことのできる半導体テスト回路及び半導体テスト方法を提供する。 - 特許庁

Thereby, a large number of initialization/test activities of the memory can be carried out in parallel with the initialization/test of the firmware and the start-up process of the OS.例文帳に追加

このようにすると、メモリの初期化／テスト活動の多くを、ファームウェアの初期化／テスト及びＯＳの起動プロセスと並列に行うことが可能となる。 - 特許庁

To provide a semiconductor memory device in which a test can be performed even after redundancy relief, by using a test pattern used before redundancy relief.例文帳に追加

冗長救済後も冗長救済前に用いたテストパターンを用いてテストすることができる半導体記憶装置を提供することを目的とする。 - 特許庁

A macroprogram for indicating the practice order of a plurality of test programs and the pin condition corresponding to a plurality of the test programs are stored in a memory 32.例文帳に追加

複数の試験プログラムの実行順を指定するマクロプログラムと、それら複数の試験プログラムに対応するピン条件とをメモリ３２に記憶させる。 - 特許庁

In a first data compression test mode for invalidating the error correction function, first test data TWD1 is written in a first regular memory block MB1.例文帳に追加

誤り訂正機能を無効にする第１データ圧縮試験モード中に、第１試験データＴＷＤ１は、第１レギュラーメモリブロックＭＢ１に書き込まれる。 - 特許庁

The test pattern generator and the test memory analyzer are synchronized by using a vertical integral time code and a trigger packet sent from a transmission station.例文帳に追加

テスト・パターン・ジェネレータ及びテスト測定アナライザは伝送ステーションによって送られた垂直インテグラル・タイム・コード及びトリガ・パケットを使用して同期化される。 - 特許庁

A storage device section 40 stores a test result of a test performed for a memory device under first environment (e.g. environment in which temperature is set to 100°C).例文帳に追加

保存装置部４０は、第１環境（例えば、温度が１００℃に設定された環境）下においてメモリデバイスに対して行う試験の試験結果を保存する。 - 特許庁

To test an integrated circuit without changing the constitution of the integrated circuit of a testing object and without providing a large capacity of test vector memory.例文帳に追加

テスト対象の集積回路の構成を変更する必要がなく、大容量のテストベクトルメモリも設けることなく、集積回路のテストを可能にする。 - 特許庁

To provide a memory card capable of running a new program for test or the like by a built-in data processor without newly adding a program memory.例文帳に追加

プログラムメモリを新たに追加すること無く内蔵データ処理装置にテスト用などの新たなプログラムを実行可能なメモリカードを提供する。 - 特許庁

To provide a double data rate(DDR) memory in which a normal memory tester can be used at the time of a test and circuit constitution of a data input circuit is easy.例文帳に追加

テスト時に通常のメモリテスタを使用できるデータ入力回路の回路構成が容易なダブルデータレート（ＤＤＲ）メモリを提供する。 - 特許庁

A system for analyzing the cause of the fault includes a testing apparatus 20, a yield memory 14, a test result memory 15 and a process controller (CPU) 100.例文帳に追加

不良原因解析システムは、テスト装置２０、歩留まり記憶装置１４、テスト結果記憶装置１５、処理制御装置（ＣＰＵ）１００を含む。 - 特許庁

To provide a semiconductor memory which can select a memory mat being able to reduce current consumption at the time of burn-in test.例文帳に追加

バーンイン試験時における消費電流を低減することが可能なメモリマットの選択を行なうことができる半導体記憶装置を提供する。 - 特許庁

To make a flash memory, etc., of multiple bit configuration a basic element and to reduce test cost of a memory card performing an input-output operation of data in one-bit unit.例文帳に追加

多ビット構成のフラッシュメモリ等を基本素子とし、１ビット単位でデータの入出力動作を行うメモリカードの試験コストを低減する。 - 特許庁

To provide a semiconductor memory device capable of checking whether or not a test state is correctly set inside in testing a redundant memory cell.例文帳に追加

冗長メモリセルの試験時に、内部に試験状態が正しく設定されているか否かをチェックできる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory in which writing of a test pattern by which short circuit between storage nodes of a memory cell can be detected can be performed quickly.例文帳に追加

メモリセルのストレージノード同士のショートの検出が可能なテストパターン書込を迅速行なうことができる半導体記憶装置を提供する。 - 特許庁

After the post-processing test of the flash memory 1 is performed, these stored data are read by each memory 30 while using the pattern data as the address data.例文帳に追加

フラッシュメモリ１の後工程試験を行った後に、各メモリ３０は、パターンデータをアドレスデータとして用いて、記憶したこれらのデータを読み出す。 - 特許庁

To provide a semiconductor memory device in which memory sense operation is stabilized, power consumption is reduced, and a leak test time can be reduced.例文帳に追加

メモリセンス動作の安定化及び低消費電力化を図ると共に、リークテスト時間を低減出来る半導体記憶装置を提供すること。 - 特許庁

In a probe test, a memory cell is made an over erasing state intentionally (step S201), and such state is made that excess electrons exist around the memory cell.例文帳に追加

プローブテストにおいて、メモリセルを故意に過消去状態にし（ステップＳ２０１）、メモリセル周辺に過剰に電子が存在する状態にする。 - 特許庁

To provide an algorithm pattern generator for a memory element test and enabling to optimize the constitution of a memory tester that includes address scrambling and data scrambling.例文帳に追加

アドレススクランブリング及びデータスクランブリングを含んでメモリテスタの構成を最適化できるメモリ素子テストのためのアルゴリズムパターン生成器を提供する。 - 特許庁

To provide a memory inspection method and memory inspection apparatus which reduces a test cost of a DUT by shortening a redundancy arithmetic processing time.例文帳に追加

リダンダンシ演算処理時間を短縮してＤＵＴのテストコストを削減できるメモリ検査方法およびメモリ検査装置を提供すること。 - 特許庁

To provide an LSI in which constitution of a memory circuit can be changed reversibly, a test cost of a memory circuit can be reduced, and a performance can be switched.例文帳に追加

メモリ回路を可逆的に構成変更可能として、メモリ回路のテストコスト削減や性能切り換えを可能としたＬＳＩを提供する。 - 特許庁

To perform accurate memory inspection, so as to prevent needless reduction of yield even if failure is caused in a memory test exclusive circuit.例文帳に追加

メモリ・テスト専用回路に故障があっても、正確なメモリ検査を実施することができ、不要な歩留り低下を回避することを目的とする。 - 特許庁

To discriminate a defective memory cell of a ferroelectric memory in which secular deterioration due to use is predicted, without performing a deterioration accelerating test.例文帳に追加

劣化加速試験を行うことなく、使用により経時的に劣化すると予測される強誘電体メモリの不良メモリセルを選別すること。 - 特許庁

To provide a semiconductor memory in which a low power supply voltage margin test is easily conducted even though the memory utilizes a low power supply voltage.例文帳に追加

低い電源電圧を利用する半導体メモリ装置であっても低電源電圧マージンテストが容易な半導体メモリ装置を提供する。 - 特許庁

The apparatus generates a test pattern for the operation test of the built-in memory, which is used for a device having a memory macro, a serial input interface and a latch circuit for latching signals input serially and outputting them in parallel to the memory macro.例文帳に追加

メモリマクロと、シリアル入力インターフェースと、当該シリアル入力された信号をラッチしメモリマクロにパラレルに出力するラッチ回路とを有するデバイスに対する、当該内蔵メモリの動作試験用のテストパターンを発生するテストパターン発生装置に関する。 - 特許庁

To provide a memory test method by which the number of processes required for a test of a ROM and a RAM can be reduced, test time can be shortened, the required number of elements can be reduced and costs can be saved.例文帳に追加

ＲＯＭ及びＲＡＭの試験に必要な工程数を減らし、試験時間を短縮することができ、必要な要素数を減らし、費用を低減することができるメモリ試験方法を提供する。 - 特許庁

The tester 20 has an integrated circuit test controller 21 and a memory 22 storing integrated circuit test programs for running the controller 21 to test integrated circuits.例文帳に追加

集積回路試験装置20は、集積回路試験制御部21と、集積回路試験制御部21に集積回路の試験を行わせる集積回路試験プログラムが記憶されている記憶部22を有している。 - 特許庁

To provide an integrated circuit apparatus which has a ferroelectric memory and of which the test time can be shortened, and a test method therefore in a test in which stress voltage is applied to a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタにストレス電圧を与える試験において、試験時間を短縮することができる強誘電体メモリを有する集積回路装置及びその試験方法を提供する。 - 特許庁

A test data generating circuit 12 generates test data increasing one by one whenever write-in indication is issued from a write-in circuit 11, A FIFO memory 13 stores the generated test data and write-in data.例文帳に追加

書込回路１１から書込指示が出される毎に、検査データ生成回路１２は１づつ増加する検査データを生成し、ＦＩＦＯメモリ１３は前記生成された検査データと書込データとを記憶する。 - 特許庁

To execute test processing according to a test signal inputted from a test terminal while providing high security in a memory device for holding data even in case of power cutoff.例文帳に追加

本発明は、電源遮断時にもデータを保持するメモリ装置に関し、高いセキュリティを実現しつつ、テスト端子から入力されるテスト信号に従ってテスト処理を実行できるようにすることを目的とする。 - 特許庁

To provide a semiconductor memory equipped with a test circuit whose I/O constitution is small and which is useful for shorting the test time of a DRAM and simplifying the test process, and to suppress the variation and dispersion of input capacity.例文帳に追加

Ｉ／Ｏ構成の小さいＤＲＡＭのテスト時間の短縮とテスト工程の簡略化に役立つテスト回路を備えた半導体記憶装置を提供し、入力容量の変化やばらつきを抑制する。 - 特許庁

The data input circuit inputs, in parallel, a plurality of test writing data written in the memory based on the plurality of test output data and the strobe signal for test writing.例文帳に追加

前記データ入力回路は、前記複数のテスト出力データと前記テスト書き込み用ストローブ信号とに基づいて前記メモリに書き込まれた複数のテスト書き込みデータを並列に入力する。 - 特許庁

An external clock signal EXT.CLK externally given is synchronized with them by each test board synchronizing circuit TSC_1 and outputted to each semiconductor memory apparatus as a formed test board test signal.例文帳に追加

外部から与えられる外部クロック信号ＥＸＴ．ＣＬＫは、各テストボード同期回路ＴＳＣ_iによりこれに同期し、かつ整形されたテストボード試験信号として各半導体記憶装置に出力される。 - 特許庁

As a defective memory cell MC can be replaced by the spare memory cell SMC, yield is improved, and as a plurality of memory chips 2-4 are tested in parallel, a test time may be short.例文帳に追加

パッケージング後でも不良メモリセルＭＣをスペアメモリセルＳＭＣで置換できるので歩留りが向上し、複数のメモリチップ２〜４を並列にテストするのでテスト時間が短くて済む。 - 特許庁

Before the post-processing test of a flash memory 1 is performed, data of chip codes stored in each flash memory 1, defective block information, etc. are stored in each memory 30 while using pattern data as address data.例文帳に追加

フラッシュメモリ１の後工程試験を行う前に、各メモリ３０は、パターンデータをアドレスデータとして用いて、各フラッシュメモリ１に記憶されたチップコード、不良ブロック情報等のデータを記憶する。 - 特許庁

To obtain a semiconductor memory device provided with a mechanism in which the specific memory domain of a single product and the specific memory chip of an MCP product decided to be defective in a test process are separated.例文帳に追加

テスト工程において不良と判定された単体製品の特定メモリ領域やＭＣＰ製品の特定メモリチップを切り離す機構を備えた半導体記憶装置を得ること。 - 特許庁

To provide a semiconductor memory which even when mounted on a memory module conforming to FB-DIMM, enables the memory module to output a verification result of circuit operation by a test mode.例文帳に追加

ＦＢ−ＤＩＭＭに準拠したメモリモジュールに搭載された場合であっても、テストモードによる回路動作の検証結果をモジュールから出力可能とする半導体メモリを提供する。 - 特許庁

This semiconductor memory is provided with a BIST(built-in self test) computing unit 14 and a special algorithm for a defective memory cell, word line, and a bit line, and a redundant memory cell, a bit line, and a word line are determined.例文帳に追加

故障したメモリセル、ワードラインならびにビットラインのために、ＢＩＳＴ計算ユニット１４および特別なアルゴリズムを用いて、冗長的なメモリセル、ビットラインならびにワードラインを求める。 - 特許庁

Respective SLDRAM(sink link dynamic random access memory) 5.0 to 5.n execute a test of an internal memory part in accordance with an execution command that is given from a memory controller 3 and give a defective address to the controller 3.例文帳に追加

ＳＬＤＲＡＭ５．０〜５．ｎの各々は、メモリコントローラ３からテスト実行コマンドが与えられたことに応じて内蔵メモリ部２４のテストを実行し、不良アドレスをメモリコントローラ３に与える。 - 特許庁