「memory-test」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

The test module is configured to cause tests to be performed on the memory using the first bus.例文帳に追加

テストモジュールは、第１のバスを使用してメモリに対するテストを実行させるように構成される。 - 特許庁

DIAGNOSTIC KIT HAVING MEMORY FOR STORING TEST STRIP CALIBRATION CODE, AND RELATED METHOD例文帳に追加

試験片較正コードを記憶している一定のメモリーを有する診断キットおよび関連の方法 - 特許庁

MEMORY DEVICE HAVING OUTPUT CIRCUIT SELECTIVELY ENABLED FOR TEST MODE AND ITS TESTING METHOD例文帳に追加

テストモードのために選択的にイネーブルされる出力回路を有するメモリ装置及びそのテスト方法 - 特許庁

To apply a test pattern in which physical arrangement of a cell is adopted to a memory after relieving processing.例文帳に追加

救済処理後のメモリ対して、セルの物理的配置を考慮したテストパターン印加を行うこと。 - 特許庁

When a shutter button is fully depressed in a test mode, CCDRAW data are captured into an image memory.例文帳に追加

テストモード時にシャッタボタンが全押しされると、ＣＣＤＲＡＷデータを画像メモリに取り込む。 - 特許庁

To allow a fail memory section to operate by a rate signal independent of a test pattern generation section.例文帳に追加

フェイルメモリ部をテストパターン生成部から独立したレート信号で動作させることを目的とする。 - 特許庁

To provide a serial access memory and a data-write/read-method in which a test time can be shortened.例文帳に追加

テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供する - 特許庁

Therefore, defect of the memory device is efficiently detected for various test data.例文帳に追加

従って、多様なテストデータに対して効率的にメモリ装置の不良を検出することができる。 - 特許庁

To efficiently perform a memory test by surely preventing output of data errors caused by coupling noise or the like.例文帳に追加

カップリングノイズなどによる誤データ出力を確実に防止し、効率よくメモリテストを行う。 - 特許庁

To properly execute a test of a memory part, in the actually using state of a semiconductor integrated circuit.例文帳に追加

メモリ部のテストを半導体集積回路の実使用状態で適切に行えるようにする。 - 特許庁

DYNAMIC RANDOM ACCESS MEMORY CIRCUIT PROVIDED WITH TEST SYSTEM AND METHOD FOR DECIDING SENSITIVITY OF SENSE AMPLIFIER例文帳に追加

センスアンプの感度を決定するためのテストシステム及び方法を具備するダイナミックランダムアクセスメモリ回路 - 特許庁

To provide a semiconductor memory device of which characteristics can be evaluated easily in a test mode.例文帳に追加

テストモードにおいて容易に特性を評価することができる半導体記憶装置を提供する。 - 特許庁

TEST-WRITE-IN METHOD FOR CELL ARRAY OF SEMICONDUCTOR MEMORY, AND CIRCUIT PERFORMING THE METHOD例文帳に追加

半導体メモリーのセルアレイへの試験的書き込み方法およびその方法を実行する回路 - 特許庁

To enhance productivity of creation of test bench for circuit having an access function to a memory.例文帳に追加

メモリに対するアクセス機能を有する回路用のテストベンチ作成の生産性を向上させる。 - 特許庁

To enable precise measurement of an access time in a test mode of a semiconductor memory device.例文帳に追加

半導体記憶装置のテストモードにおいて正確なアクセスタイムを測定できるようにすること。 - 特許庁

To provide a serial access memory and a data write/read method in which a test time is reduced.例文帳に追加

テスト時間を短縮することが可能なシリアルアクセスメモリおよびデータライト／リード方法を提供する。 - 特許庁

To remarkably reduce the manhours for preparing a test program used when a semiconductor memory is tested.例文帳に追加

半導体メモリをテストする際に用いられるテストプログラムの作成工数を大幅に低減する。 - 特許庁

To provide a semiconductor device in which a test time for a memory circuit can be shortened.例文帳に追加

メモリ回路に対する試験時間を短縮することのできる半導体装置を提供すること。 - 特許庁

To obtain a semiconductor integrated circuit in which the BIST (built in self test) can be performed in a short period of time with respect to a storage section such as a memory or a register.例文帳に追加

メモリやレジスタ等の記憶部に対してＢＩＳＴ（Built In Self Test）を短時間に行うことが可能な半導体集積回路を実現する。 - 特許庁

An algorithm identifying part 237 identifies the algorithm of the memory test on the basis of the test result obtained by the FAIL information analysis part 230.例文帳に追加

アルゴリズム特定部２３７は、ＦＡＩＬ情報解析部２３０によって取得された試験結果に基づいてメモリ試験のアルゴリズムを特定する。 - 特許庁

To provide a NAND type flash memory in which a test time can be shortened by reducing largely a time for inputting data for test.例文帳に追加

テスト用のデータを入力する時間を大幅に削減して、テスト時間の短縮を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。 - 特許庁

When the operation power source is selected, the non-volatile memory is operated with an operation mode, when the test power source is selected, it is operated with a test mode.例文帳に追加

動作電源が選択された場合、不揮発性メモリを動作モードで動作させ、検査電源が選択された場合、検査モードで動作させる。 - 特許庁

To output a test result to the outside in a short time of a wafer test in a manufacturing process of a semiconductor integrated circuit including a nonvolatile memory.例文帳に追加

不揮発性メモリを含む半導体集積回路の製造工程におけるウェハテストにおいて、短時間にテスト結果を外部に出力させる。 - 特許庁

The read circuit 110 allows an external device (e.g. a memory tester) to supply test clock pulses to an input of the digital counter during the test mode.例文帳に追加

該読み出し回路110は、テストモード中に外部装置（例えばメモリテスタ）がディジタルカウンタの入力にテストクロックパルスを供給することを可能にする。 - 特許庁

A general memory test program can be used for memory testing, even when the internal memory configuration is different by memory (i.e., when the correspondence relation between a program address specified by the test program and internal physical address are different from each other) by inputting the correspondence relation for each memory from the outside.例文帳に追加

メモリ毎に、その内部構成が異なる場合（試験プログラムで指定するプログラムアドレスとメモリ内の物理アドレスとの対応関係が異なる場合）であっても、メモリ試験プログラムに対して、メモリ毎の対応関係を外部から入力することで、メモリ試験プログラムを汎用的に使用することが可能となる。 - 特許庁

To provide low cost semiconductor test equipment and a testing method by using such a semiconductor test equipment which has a storage capacity smaller than related equipment and can test a memory device under test which has a large storage capacity.例文帳に追加

従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができる低コストの半導体試験装置およびそのような半導体試験装置を用いた試験方法を提供する。 - 特許庁

The semiconductor memory 703 is tested by a test circuit 702, each test result of plurality of digits is held by a data-holding means 706 in the test circuit 702, and the digit of the defective data, concerning the failures in the semiconductor memory 703, is designated.例文帳に追加

テスト回路７０２により半導体メモリ７０３のテストを行い、そのテスト回路７０２内のデータ保持手段７０６により、複数桁の各々のテストの結果を保持して、半導体メモリ７０３内の故障にかかる不良データの桁を指定する。 - 特許庁

Test pattern data is generated based on this read out program data, and memory BIST is performed by comparing data read out after the test pattern data is written in a memory to be tested with expected value pattern data corresponding to the test pattern data.例文帳に追加

この読み出されたプログラムデータに基づいてテストパタンデータを生成し、被テスト対象メモリがテストパタンデータを書き込んだ後で読み出されたデータと、当該テストパタンデータに相当する期待値パタンデータとを比較することによりメモリＢＩＳＴを行う。 - 特許庁

When a test pattern is applied to a memory 101 after relieving processing from a test pattern generating section 105, a data input value is converted utilizing defective address information of a fail information storing section 108 in which fail information of a memory at a wafer test.例文帳に追加

テストパターン生成部１０５からテストパターンを救済処理後のメモリ１０１に印加する際に、ウエハテスト時のメモリのフェイル情報を格納したフェイル情報格納部１０８の不良アドレス情報を利用し、データ入力値を変換する。 - 特許庁

The semiconductor device having memory macros storing data according to instruction from a control circuit includes: a plurality of test circuits that perform operational tests of the respective memory macros; and a controller that enables operation of the test circuit corresponding to a dispersed memory macro among the memory macros.例文帳に追加

制御回路からの命令によりデータを記憶する複数のメモリマクロを有する半導体装置は、該複数のメモリマクロの動作試験をそれぞれ行う複数の試験回路と、該複数のメモリマクロのうち離散したメモリマクロに対応した該試験回路の動作を有効にする制御部とを有する。 - 特許庁

In a test pattern load device 30, the test patterns to be executed are divided into a size storable in the memory 11 for storing the test patterns and stored in parallel and horizontal directions in the memory 11 for storing the test patterns, and test program information indicating the location of storage and division information on the number of divisions etc. are reported to a verification processing part 13.例文帳に追加

テストパターンロード装置３０で、実行すべきテストパターンを、テストパターン格納用メモリ１１に格納可能なサイズに分割してこれをテストパターン格納用メモリ１１の水平方向並列に格納すると共に、その格納位置を表すテストプログラム情報及び分割数等の分割情報を検証処理部１３に通知する。 - 特許庁

An interface enables verifying of incorporating memory-macro design using a test interface, the test interface enables that an input signal from a tester of a half rate and a narrow word performs all memory macro- operation over width of a wide memory-macro input/output architecture (I/O) by comprising an on-chip test circuit being separated from a memory-macro.例文帳に追加

インターフェイスは、テストインターフェイスを用いて組込みメモリマクロ設計の検証を可能にし、該テストインターフェイスはメモリマクロと別々のオンチップテスト回路を含むことにより、ハーフレートで狭いワードのテスタからの入力信号が、広いメモリマクロ入力／出力アーキテクチャ（「Ｉ／Ｏ」）の幅をわたってすべてのメモリマクロ動作を行なうことを可能にする。 - 特許庁

To solve a problem that, in a semiconductor memory test device that performs a test of a semiconductor memory divided into a plurality of regions, as fail information of each region is dispersed in a plurality of storage areas and stored in a fail memory, it is necessary to search a fail memory a plurality of times to obtain the number of fails of all regions, which makes a test time longer.例文帳に追加

複数の領域に分割された半導体メモリの試験を行う半導体メモリ試験装置において、各領域のフェイル情報が複数の記憶領域に分散してフェイルメモリに保存されていたので、全領域のフェイル数を得るためには複数回フェイルメモリをサーチしなければならず、試験時間が長くなってしまうという課題を解決する。 - 特許庁

Further, by performing the scanning design of the memory BIST circuit 202, the burn-in test of the memory BIST circuit 202 is performed efficiently, and the toggle ratio of the whole of the burn-in test can be enhanced.例文帳に追加

さらに、メモリＢＩＳＴ回路２０２をスキャン設計することにより、メモリＢＩＳＴ回路２０２のバーインテストを効率的に行い、バーインテスト全体のトグル率を向上させることもできる。 - 特許庁

To provide a semiconductor memory in which a test time of a word line multiple selection test is shortened and stable operation can be performed, in a semiconductor memory constituted of a plurality of blocks.例文帳に追加

複数のブロックで構成される半導体記憶装置において、ワード線多重選択試験の試験時間を短縮し、かつ安定した動作を可能とする半導体記憶装置を提供する。 - 特許庁

To simultaneously test the memory LSI and logic LSI, while limiting the scale of an additional test circuit to absolute minimum for the semiconductor device mounted, within the same package with the memory LSI and the logic LSI.例文帳に追加

メモリＬＳＩとロジックＬＳＩとを同一のパッケージ内に搭載した半導体装置において、追加するテスト回路の規模を最小限に抑えつつ、メモリＬＳＩとロジックＬＳＩとを同時にテストすること。 - 特許庁

To perform a connection test even when the number of output terminals are few in a semiconductor memory provided with a test function and in a circuit substrate incorporating this semiconductor memory.例文帳に追加

本発明は、試験機能を備えた半導体記憶装置およびこの半導体記憶装置を搭載する回路基板に関し、出力端子の数が少ない場合にも接続試験を実行する事を目的とする。 - 特許庁

The semiconductor integrated circuit 1 is provided with: a plurality of memory modules M1-M4; and a test control circuit L3 for controlling write or read of test data in the plurality of memory modules M1-M4.例文帳に追加

半導体集積回路１は、複数のメモリモジュールＭ１〜Ｍ４と、前記複数のメモリモジュールＭ１〜Ｍ４におけるテストデータの書き込み又は読み出しを制御するテスト制御回路Ｌ３とを備えている。 - 特許庁

To prevent an external RESET signal or external power OFF and an access to a nonvolatile memory from conflicting with each other, when a result of device test in a clock BT (Burn in Test) environment is recorded on the nonvolatile memory.例文帳に追加

クロックＢＴ環境におけるデバイス試験の結果を不揮発性メモリに記録する際に、外部ＲＥＳＥＴ信号または外部電源オフと不揮発メモリへのアクセスとの競合を防ぐ。 - 特許庁

A test method has plural test flows corresponding to an estimated result of a process in a post-process test after assembly of a semiconductor memory, and a test flow is selected in accordance with an estimated result of a process measured by an estimation pattern at the time of a post-process test.例文帳に追加

検査方法は、半導体記憶装置の組立後の後工程検査において、プロセスの出来ばえ評価結果に対応する複数の検査フローを有し、後工程検査時に評価パターンにて測定したプロセスの出来映え評価結果に応じて検査フローを選択している。 - 特許庁

The process is made so that the information of a defective memory cell under previous testing condition is transcribed or transferred to the buffer memory from the fail memory while being in parallel with a write-in to a memory to be tested of a back pattern under the next test condition.例文帳に追加

先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。 - 特許庁

To provide a semiconductor memory device and its test method in which a defect relieving process using an anti-fuse and a time required for its test process can be shortened.例文帳に追加

アンチヒューズを用いた不良救済工程及びそのテスト工程に要する時間を短縮できる半導体記憶装置及びそのテスト方法を提供する。 - 特許庁

To provide a method of generating a test pattern capable of conducting a dynamic test for each path in a semiconductor integrated circuit including a memory circuit.例文帳に追加

メモリ回路を含む半導体集積回路の各パスの動的な試験を行うことが可能となるテストパターン生成方法を提供することを目的とする。 - 特許庁

To provide a non-volatile semiconductor memory that a leak current is not made to flow in a boosting circuit even if a pad for test is separated after finish of the test.例文帳に追加

テスト用のパッドをテスト終了後に切り離しても昇圧回路にリーク電流が流れないようにした不揮発性半導体メモリを提供する。 - 特許庁

The image display device is provided with a memory part 19 for holding a test pattern image and superimposes the device setting screen signal on a test pattern image signal and performs video processing of the device setting screen signal.例文帳に追加

テストパターン画像を保持するメモリ部１９を備え、機器設定画面信号をテストパターン画像信号に重畳し映像処理される。 - 特許庁