「memory-test」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

To provide a semiconductor device which can test a memory circuit by only a logic test device by providing a power source voltage control means of a memory circuit in a semiconductor device.例文帳に追加

半導体装置にメモリ回路の電源電圧制御手段を持たせることで、ロジック試験装置のみでのメモリ回路のテストを可能とする半導体装置を提供すること。 - 特許庁

To provide a semiconductor memory device and a test pattern data generating method for the device.例文帳に追加

半導体メモリ装置およびこの装置のテストパターンデータ発生方法を提供する。 - 特許庁

MEMORY TEST DEVICE, AND DEVICE AND METHOD FOR ACQUIRING FAIL INFORMATION例文帳に追加

メモリ試験装置及びフェイル情報取得装置並びにフェイル情報取得方法 - 特許庁

To provide a test mode for an error correction circuit existing in an integrated circuit memory.例文帳に追加

集積回路メモリ内に存在するエラー修正回路にテストモードを提供する。 - 特許庁

To store an output pattern of a device under test in the main memory, without increasing the band width request for the main memory by a testing apparatus.例文帳に追加

試験装置のメインメモリの要求バンド幅を増やすことなく、被試験デバイスの出力パターンをメインメモリに格納する。 - 特許庁

To provide a semiconductor memory device wherein the worst data pattern of a memory cell array can be written even in a contracted/parallel test.例文帳に追加

縮約・パラレルテストにおいてもメモリセルアレイのワーストデータパターンを書き込むことができる半導体記憶装置を提供する。 - 特許庁

The memory controller 140 performs interface processing mediating between the test circuit 160 and the memory 20 through the internal bus 180.例文帳に追加

メモリーコントローラー１４０は、内部バス１８０を介して、テスト回路１６０とメモリー２０とのインターフェース処理を行う。 - 特許庁

A verification test program 106 and a CPU model 101 request an access to a memory model 105 for the memory control circuit 102.例文帳に追加

検証テストプログラム１０６とＣＰＵモデル１０１は、メモリ制御回路１０２にメモリモデル１０５へのアクセスを要求する。 - 特許庁

Second test data TWD2 is written not only in a second regular memory block MB2 but also in a parity memory block PMB.例文帳に追加

第２試験データＴＷＤ２は、第２レギュラーメモリブロックＭＢ２だけでなくパリティメモリブロックＰＭＢにも書き込まれる。 - 特許庁

An associative memory cell array CAM- ARY and a test block TB are provided corresponding to each of sub memory cell arrays 100.0-100.3.例文帳に追加

各サブメモリセルアレイ１００．０〜１００．３に対応して、連想メモリセルアレイＣＡＭ＿ＡＲＹとテストブロックＴＢが設けられる。 - 特許庁

The quality of the row of the memory cells is determined by the agreement/disagreement of the storage data of the deciding memory cells, before and after the test.例文帳に追加

判定用メモリセルの試験前後の格納データの一致／不一致により、該メモリセル行の良否が判断される。 - 特許庁

Thereby, variation of characteristics is grasped by the test memory cell array in which rewriting is performed more than that in the memory cell array.例文帳に追加

それにより、本体メモリセルアレイに比べ書き換えがより多く行われたテストメモリセルにより特性の変化を把握する。 - 特許庁

To provide a static type semiconductor memory in which a memory cell whose standby current is defective can be detected in an operation test.例文帳に追加

動作テストにおいてスタンバイ電流不良のメモリセルを検出できるスタティック型半導体記憶装置を提供する。 - 特許庁

To provide a memory test circuit and a semiconductor memory device, of which the number of terminals prepared outside a chip can be reduced.例文帳に追加

チップ外に設ける端子数を少なくすることができるメモリテスト回路及び半導体メモリ装置を提供すること。 - 特許庁

As a result of this, the memory control device 100 rejects the bit of the memory 200 to be tested, when the memory does not pass the test at the second determination level.例文帳に追加

この結果、メモリ制御装置１００は、第二判定レベルでの試験をパスしなかった場合には、試験対象のメモリ２００のビットをリジェクトする。 - 特許庁

In a first step, a memory input signal when defective memory operation is caused in an actual device test of a semiconductor memory in a state mounted on a system is extracted.例文帳に追加

第１ステップでは、システムに搭載された状態での半導体メモリの実機テストでのメモリ動作不良発生時のメモリ入力信号を抽出する。 - 特許庁

When the total amount of a memory module passing the test is more than required, an image work memory is constituted of teh accepted memory modules.例文帳に追加

テストに合格したメモリモジュールの総メモリ量が、必要とされる画像用ワークメモリより多い場合、それらの合格メモリモジュールから、画像用ワークメモリを構成する。 - 特許庁

To provide an access method by which the number of input pins of a memory can be decreased in order to reduce electrical wiring density of a memory module, and to save test costs of a memory chip.例文帳に追加

メモリモジュールの電気配線密度を減らし、メモリチップの試験費用節減のために、メモリの入力ピン数を減少できるアクセス方法を提供する。 - 特許庁

Test data and expected value data from a memory tester 100 are given to and recorded in a nonvolatile memory 141 of the microcomputer 110 with a built-in nonvolatile memory.例文帳に追加

不揮発性メモリ内蔵マイコン１１０の不揮発性メモリ１４１に、検査データと期待値データとをメモリテスター１００から与えて記録しておく。 - 特許庁

To provide a semiconductor memory device in which a highly reliable stress test can be performed even after a defective memory cell is replaced by a spare memory cell.例文帳に追加

不良メモリセルをスペアメモリセルに置換した後においても信頼性の高いストレステストを行なうことができる半導体記憶装置を提供する。 - 特許庁

When the total memory amount of a memory module passing the test is less than the required image work memory, the IC itself is not manufactured as a defecting item.例文帳に追加

テストに合格したメモリモジュールの総メモリ量が、必要とされる画像用ワークメモリより少ない場合、そのＩＣ自体を欠陥品として製造しない。 - 特許庁

Because inputting only the program of a part necessary for the test, the memory capacity for the test work can be reduced.例文帳に追加

また、テストに必要な箇所のプログラムのみを入力するため、テスト作業用のメモリ容量を少なくすることが可能となる。 - 特許庁

After a memory device is subjected to a data holding property test (step S4) in a wafer state, test data are rewritten to data of reverse pattern (step S6).例文帳に追加

ウエハ状態でのデータ保持特性試験（ステップＳ４）終了後、テストデータを逆パタンのデータに書き換える（ステップＳ６）。 - 特許庁

This device is a self-test circuit BIST incorporated in a memory device, responding to an external test activating signal, and activated.例文帳に追加

本発明は、メモリデバイス内に内蔵され、外部から試験活性化信号に応答して活性化する自己試験回路BISTである。 - 特許庁

The wafer test host 101 is provided with a repair device 103 for determing the treatment of the memory device based on the synthetic test result.例文帳に追加

ウェハテストホスト１０１は、合成試験結果に基づいて、前記メモリデバイスの処理の判断を行うリペア装置１０３を備える。 - 特許庁

A transfer circuit 20 is provided on the controller 14 to transfer test data supplied to the test pad TP1 to the second memory 13.例文帳に追加

転送回路２０は、コントローラ１４に設けられ、テストパッドＴＰ１に供給されたテストデータを第２のメモリ１３に転送する。 - 特許庁

To provide a relief analysis device for a semiconductor memory for performing a relief analysis after the test of all test items is completed.例文帳に追加

全テスト項目のテスト完了後に救済解析を行なうようにした半導体メモリの救済解析装置を提供する。 - 特許庁

To reduce costs for a test by shortening time for testing a semiconductor memory having an error correction function and a data compression test function.例文帳に追加

誤り訂正機能およびデータ圧縮試験を有する半導体メモリの試験時間を短縮し、試験コストを削減する。 - 特許庁

To improve efficiency of a functional test of a logic mixed memory integrated circuit or the like incorporating plural DRAM macro-cells and to improve accuracy of the test.例文帳に追加

複数のＤＲＡＭマクロセルを搭載する論理混載メモリ集積回路等の機能試験を効率化し、その試験精度を高める。 - 特許庁

To reduce a test cost of a whole function test performed for a semiconductor memory provided with a security circuit.例文帳に追加

セキュリティ回路を備える半導体メモリに対して実行する全体機能テストのテストコストを低減させることを課題とする。 - 特許庁

SMALL HIGH-SPEED PER-PIN IC TEST SYSTEM (PER-PIN IC TEST SYSTEMS SUCH AS ANALOG IC, DIGITAL IC, MIXED IC, MEMORY IC AND LOGIC IC)例文帳に追加

小型高速パーピンＩＣテストシステム（アナログＩＣ、デジタルＩＣ、ミックスドＩＣメモリーＩＣ、ロジックＩＣなどのパーピンＩＣテストシステム） - 特許庁

To provide a semiconductor integrated circuit which reduces a test time and a cost for a memory test.例文帳に追加

メモリテストに係るテスト時間の短縮化及びコストの削減を実現する半導体集積装置を提供することを目的とする。 - 特許庁

During a test in a wafer state, the electric power and the test start signal are supplied from the wireless receiving circuit 2 through a wiring between chips, the all non-volatile memory chips 3 on the wafer 1 execute simultaneously the test by the self-diagnosis test circuit, respective non-volatile memory chips 3 write the test result in the self-memory region.例文帳に追加

ウェーハ状態でのテスト時に、無線受信回路チップ２からチップ間配線を介して電力および試験開始信号の供給を受けて、ウェーハ１上の総ての不揮発性メモリチップ３が、自己診断試験回路によるテストを同時に実行し、それぞれの不揮発性メモリチップ３が、自身のメモリ領域にそのテストの結果を書き込む。 - 特許庁

To shorten the processing time required for the processing of verifying a circuit to be tested on the basis of test patterns of a number larger than that of the memory maximum length of a memory for storing the test patterns without increasing load on a test apparatus.例文帳に追加

テストパターン格納用メモリのメモリ最大長よりもパターン数の大きなテストパターンに基づく被テスト回路に対する検証処理に要する処理時間の短縮を、テスト装置の負荷増大を伴うことなく行う。 - 特許庁

A test name inputted from a test name input part 1 is transmitted to a data collection/measurement item storage memory 2, and a corresponding item information is read from the memory 2 based on the test name.例文帳に追加

検査名入力部１から入力された検査名がデータ収集・計測項目記憶メモリ２に送られ、この検査名に基づき該当する項目情報がデータ収集・計測項目記憶メモリ２から読み出される。 - 特許庁

To reduce a pattern transfer time by minimizing the number of times of test pattern transfer from a buffer memory to a local memory, following a measurement sequence by a test program, and to thereby shorten the measuring time, in a function test of a semiconductor device.例文帳に追加

半導体装置の機能テストに際して、テストプログラムによる測定シーケンスにしたがうバッファメモリからローカルメモリへのテストパターン転送回数を最小化してパターン転送時間を削減し、測定時間を短縮する。 - 特許庁

To provide a memory which realizes a reduction of a test period and an improvement in test accuracy in high operating frequency by switching an operating mode according to DMA test entries, and to provide a system LSI which incorporates the memory.例文帳に追加

ＤＭＡテスト項目に応じ動作モードを切り換えることで検査時間の短縮と高い動作周波数での検査精度の向上とを実現するメモリ、及びそれを内蔵するシステムＬＳＩを提供する。 - 特許庁

The image coder/decoder applies a manufacturing defect test and a performance test such as an access speed test to three memory modules 2-4 of a memory access section 1 integrated in the IC with an image coding core and an image decoding core and excludes any of the memory modules 2-4 that is discriminated to be failed in each test from the selection object as the image work memory.例文帳に追加

画像符号化・復号化装置は、ＩＣ内に画像符号化コア及び画像復号化コアとともに組み込まれたメモリアクセス部１の３個のメモリモジュール２〜４に対して、製造上の欠陥テスト及びアクセス速度等の性能テストを行い、各テストに不合格と判定されたメモリモジュール２〜４を画像用ワークメモリとしての選択対象から外す。 - 特許庁

To provide a scan test pattern input method capable of minimizing tester memory capacity for storing test patterns and reproducing all the test patterns created by ATPG.例文帳に追加

テストパタンを記憶するテスターメモリ容量を最小限とし、かつＡＴＰＧによって生成された全てのテストパタンを再現可能なスキャンテストパタン入力方法を提供する。 - 特許庁

To provide an ECC built-in semiconductor memory in which a highly accurate and efficient test can be performed with simple constitution and a test time can be shortened and a test method.例文帳に追加

簡単な構成により高精度で効率的なテストが可能、及びテスト時間の短縮化が可能なＥＣＣ内蔵の半導体記憶装置とテスト方法を提供する。 - 特許庁

To reduce test time while securing reliability of the test, in a data retention test for a semiconductor memory in which data retention is changed with time.例文帳に追加

データ保持特性が経時的に変化する半導体メモリをも考慮したデータ保持特性試験において、試験の信頼度を確保したまま時間の短縮を図る。 - 特許庁

On the basis of the result of selecting the test mode, the test pattern is emitted from a pattern producing circuit 60 synchronously with the external clock exck, and the test for the semiconductor memory 20 is conducted.例文帳に追加

このテストモード選択結果に基づき、パターン生成回路６０から、外部クロックｅｘｃｋに同期してテストパターンが出力され、半導体メモリ２０のテストが行われる。 - 特許庁

A control circuit 14 controls test operation about whether main body memory cells 20A are operated normally or not based on the test information held in the test signal register 19.例文帳に追加

テスト信号レジスタ１９に保持されたテスト情報に基づいて、制御回路１４は本体メモリセル２０Ａが正常に動作するか否かのテスト動作を制御する。 - 特許庁

A normal scan test is carried out in the first test mode, and a BIST signal is output serially, from the serial access memory BIST circuit 3 in the second test mode.例文帳に追加

第１のテストモードでは通常のスキャンテストが行われ、第２のテストモードでは、シリアルアクセスメモリＢＩＳＴ回路３からＢＩＳＴ信号がシリアルに出力される。 - 特許庁

In a preferable embodiments, the logic chip has further a selector/output circuit selecting a memory access signal from the logic circuit and an access signal for memory test from the memory chip test circuit and outputting them to the terminal for memory access.例文帳に追加

より好ましい実施例では，ロジックチップは，更に前記論理回路からのメモリアクセス信号と前記メモリチップ試験回路からのメモリ試験用アクセス信号とを選択して前記メモリアクセス用端子に出力するセレクタ・出力回路を有する。 - 特許庁