「memory-test」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

In the testing method for the nonvolatile memory device, test data are stored and held in a buffer in the semiconductor memory device when a test is conducted instead of loading the test data from outside each time memory cells are programmed.例文帳に追加

本発明の不揮発性メモリ装置のテスト方法は、テスト時に、メモリセルがプログラムされるとき毎にテストデータを外部からローディングしてくる代わりに、テストデータを半導体メモリ装置の内部のバッファに貯蔵して置く。 - 特許庁

In this way, the test mode is transparent to any memory tester.例文帳に追加

このようにして、検査モードは、任意のメモリテスタに対し透過的となる。 - 特許庁

And, first, an electric characteristic test is performed respectively for the memory array and the redundant memory array in characteristic test processes S10 to S40.例文帳に追加

そして、先ず、特性テスト工程Ｓ１０〜Ｓ４０において、メモリアレイ及び冗長メモリアレイに対してそれぞれ電気的な特性テストを行う。 - 特許庁

On the other hand, a syndrome signal is generated from the data read out from the memory cell array 1 and the test data read out from the test data memory cell array 2.例文帳に追加

一方、メモリセルアレイ１から読み出したデータと検査データメモリセルアレイ２から読み出した検査データとからシンドローム信号を生成する。 - 特許庁

MEMORY MODULE, ITS MANUFACTURING METHOD, AND TEST CONNECTOR USING IT例文帳に追加

メモリモジュールおよびその製造方法ならびにそれに使用するテストコネクタ - 特許庁

To provide a test mode semiconductor memory device in which individual reset can be performed.例文帳に追加

個別リセットが可能なテストモード半導体メモリ装置を提供する。 - 特許庁

A W-amplifier/D-amplifier 72 reads out test data from a memory bank 80, a W-amplifier/D-amplifier 73 reads out test data from a memory bank 90.例文帳に追加

Ｗアンプ／Ｄアンプ７２はメモリバンク８０からテストデータを読み出し、Ｗアンプ／Ｄアンプ７３はメモリバンク９０からテストデータを読み出す。 - 特許庁

To facilitate the determination of an interface circuit in a memory operation test.例文帳に追加

メモリ動作試験におけるインターフェース回路の判定を容易にすること。 - 特許庁

To provide the constitution of a test interface circuit which can perform a direct memory access test with an actual operation frequency even if a low speed memory tester is used.例文帳に追加

低速メモリテスタを用いても実際の動作周波数でのダイレクトメモリアクセステストを実行可能なテストインターフェイス回路の構成を提供する。 - 特許庁

MEMORY TEST DEVICE AND METHOD, PROGRAM STORAGE MEDIUM, AND PROGRAM例文帳に追加

メモリの検査装置および方法およびプログラム記憶媒体およびプログラム - 特許庁

To provide a semiconductor device, wherein the test for a memory chip and the test for wiring between the memory chip and a system chip, can easily be carried out.例文帳に追加

メモリチップに対するテストと、メモリチップとシステムチップの間の配線に対するテストを簡易に行なうことができる半導体装置を提供する。 - 特許庁

METHOD AND APPARATUS FOR WRITING DATA IN MEMORY OF INTEGRATED CIRCUIT TEST APPARATUS例文帳に追加

集積回路試験装置のメモリにおけるデータ書込方法及び装置 - 特許庁

MEMORY TEST SYSTEM/METHOD AT THE TIME OF STARTING SYSTEM BY CONTROL FIRMWARE例文帳に追加

制御ファームウェアによるシステム立ち上げ時のメモリ試験システム及び方法 - 特許庁

SEMICONDUCTOR TEST CIRCUIT, SEMICONDUCTOR MEMORY DEVICE, AND SEMICONDUCTOR TESTING METHOD例文帳に追加

半導体試験回路、半導体記憶装置および半導体試験方法 - 特許庁

SEMICONDUCTOR INTEGRATED CIRCUIT, AND MEMORY TEST METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT例文帳に追加

半導体集積回路および半導体集積回路のメモリテスト方法 - 特許庁

SEMICONDUCTOR MEMORY ELEMENT HAVING TEST MODE FOR MEASURING DATA-ACCESS TIME例文帳に追加

データアクセスタイムを測定するためのテストモードを有する半導体メモリ素子 - 特許庁

When a test history exists at the time of conducting the test, a backup memory control part 4 selects a backup memory 3 storing pertinent switching information, switching information is transferred to a switching information storage memory 5 from the backup memory 3, and the test is conducted.例文帳に追加

試験実行時、試験履歴がある場合、該当するスイッチング情報を格納するバックアップメモリ３をバックアップメモリ制御部４により選択し、そのバックアップメモリ３よりスイッチング情報格納メモリ５にスイッチング情報を転送し、試験を実施する。 - 特許庁

When receiving a memory test pattern for a pattern input period, the flash ROM 40 latches the memory test pattern in its inside, and the latched data of memory test pattern are written in a memory cell array for a nonvolatile program period after a lapse of the pattern input period.例文帳に追加

フラッシュＲＯＭ４０は、メモリテストパターンをパターン入力期間に入力すると、これが内部でラッチされ、パターン入力期間経過後の不揮発性プログラム期間において、ラッチされたメモリテストパターンのデータがメモリセルアレイに書き込まれていく。 - 特許庁

A test writing control circuit 12 operates in a test mode and in each regular cell array CA 1-4, writes test data in a regular memory cell at a position corresponding to the position of the parity memory cell where test parity data are written.例文帳に追加

試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。 - 特許庁

To efficiently test a case that a branching operation to an address outside a range of an on-chip memory is generated, in an LSI to perform a self-test by a built-in test function based on a test program to be stored in the on-chip memory.例文帳に追加

オンチップメモリに格納されるテストプログラムに基づき、ビルトインテスト機能によりセルフテストを行うＬＳＩにおいて、オンチップメモリの範囲外のアドレスへの分岐動作が発生するケースを効率よくテストする。 - 特許庁

Also, at redundant memory cell test, a defective region is caused forcedly in the redundant memory cell being used already for redundancy replacement by the redundant memory cell decoder 15, the number of effective loaded redundant memory cells of the semiconductor memory is recognized for a test device/test program.例文帳に追加

また冗長メモリセルテスト時に、冗長メモリセルデコーダ１５により、既に冗長置換に使用されている冗長メモリセルに強制的に不良帯を発生させ、当該半導体記憶装置の実効的な冗長メモリセル搭載数を検査装置/検査プログラムに対して認識させる。 - 特許庁

The memory test circuit is arranged in an on-chip-memory and performs a high speed test of the on-chip-memory, and is provided with two dummy memory cells in which a high level and a low level are stored previously, and a control circuit controlling an operation of reading of respective data from two dummy memory cells at the high speed test.例文帳に追加

メモリテスト回路は、オンチップメモリ内に配置され、オンチップメモリの高速テストを行うもので、各々ハイレベルおよびローレベルがあらかじめ記憶された２つのダミーメモリセルと、高速テスト時に、２つのダミーメモリセルから各々データのリードを行うことを制御する制御回路とを備えている。 - 特許庁

In one embodiment of this invention, the nonvolatile semiconductor storage device includes a plurality of memory blocks connecting a plurality of memory cells thereto, and is equipped with the memory cell array for storing the test data in a predetermined memory block and an operation testing section for executing the operation test of the memory cell array by using the test data.例文帳に追加

本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。 - 特許庁

To provide a test circuit for a semiconductor memory and a semiconductor memory device having an operation verifying function of a built-in self- test circuit (BIST circuit) or a built-out self-test circuit (BOST).例文帳に追加

内臓自己テスト回路（ＢＩＳＴ回路）または外付自己テスト回路（ＢＯＳＴ回路）の動作検証機能を持った半導体メモリのテスト回路および半導体メモリデバイスを提案する。 - 特許庁

Also, after test data is written in a memory cell, the self-test circuit discriminates whether the data read out from the memory cell is same as the written test data or not, the comparison result is accumulated.例文帳に追加

更に、自己試験回路は、試験データをメモリセルに書き込んだ後に、そのメモリセルから読み出した読み出しデータが、書き込んだ試験データと同じか否かを比較し、その比較結果を蓄積する。 - 特許庁

The test circuit 50 stores a programmable test pattern 55 for inspecting the cache memory 40, and instructs reading/writing of data to the cache memory 40 according to the test pattern 55.例文帳に追加

このテスト回路５０は、キャッシュメモリ４０を検査するためのプログラマブルなテストパターン５５を格納し、そのテストパターン５５に従って、キャッシュメモリ４０に対するデータの読み書きを指示する。 - 特許庁

A test signal given to the integrated memory is varied in synchronization with a test clock signal, an invalid state is set by a control signal being not synchronizing with this test clock signal, and given to the memory (3).例文帳に追加

混載メモリへ与えられるテスト信号をテストクロック信号に同期して変化させかつこのテストクロック信号と非同期の制御信号で無効状態を設定し、メモリ（３）へ与える。 - 特許庁

To feed back data and a data timing signal of a memory controller to perform a fast test of the memory controller.例文帳に追加

メモリコントローラのデータ及びデータタイミング信号をフィードバックして短時間内にメモリコントローラをテストする。 - 特許庁

To provide a semiconductor memory integrated circuit which can perform an efficient test using a memory tester.例文帳に追加

メモリテスタを用いて効率的なテストを行うことを可能とした半導体メモリ集積回路を提供する。 - 特許庁

To provide a semiconductor memory which can test easily whether each memory cell is normal or not.例文帳に追加

各メモリセルが正常か否かを容易にテストすることが可能な半導体記憶装置を提供する。 - 特許庁

To further reduce test time of memory in a semiconductor integrated circuit which incorporates a large capacity memory.例文帳に追加

大容量のメモリを内蔵した半導体集積回路において、さらにメモリのテスト時間を短縮する。 - 特許庁

The test module card is configured to cause tests to be performed on the memory using direct memory access (DMA).例文帳に追加

テストモジュールカードは、ダイレクトメモリアクセス（DMA）を使用してメモリに対するテストを実施させるように構成される。 - 特許庁

To provide a test interface circuit for mixed memory in which the number of test data input/output terminals is reduced and a practicable test pattern is increased.例文帳に追加

テストデータ入出力端子の数を低減しかつ実行可能なテストパターンを増加させる混載メモリ用テストインターフェイス回路を提供する。 - 特許庁

To provide a test device and a test method which can test simultaneously a plurality of memory devices of which performances such as pause capability or the like are different.例文帳に追加

ポーズ実力等の性能の異なる複数個のメモリデバイスを同時に試験することができる試験装置及び試験方法を提供する。 - 特許庁

To provide a relieving method for a memory module in which a defective memory cell can be relieved without replacing a volatile memory decided as defective in an electrical test of a memory module and a memory module.例文帳に追加

メモリモジュールの電気的試験で不良と判定された揮発性メモリを交換することなく、不良メモリセルの救済が可能なメモリモジュールの救済方法及びメモリモジュールを提供する。 - 特許庁

A pattern generating circuit of the logic chip is operated in a first test mode, to generate an internal test pattern for the memory chip.例文帳に追加

ロジックチップのパターン発生回路は、第１試験モード時に動作し、メモリチップ用の内部試験パターンを発生する。 - 特許庁

To provide a semiconductor storage device which can execute memory test in a short period of time under a plurality of test conditions.例文帳に追加

短時間で、複数の条件下におけるメモリテストが実行可能な半導体記憶装置を提供する。 - 特許庁

A test circuit 10 including a fuse for cut off test (parity fuse) 11 is provided in a redundant memory cell selection decoder 20.例文帳に追加

冗長メモリセル選択デコーダ２０に、切断試験用ヒューズ（パリティ・ヒューズ）１１を含むテスト回路１０を設ける。 - 特許庁

Also, the test data stored in the data storage circuit (22) are written into the memory chip (3) in response to the test data write command.例文帳に追加

また、テストデータライトコマンドに応答して、データ記憶回路（２２）に格納されたテストデータをメモリチップ（３）に書き込む。 - 特許庁

To reduce memory access using any test pattern in a recording test of a recording disk, such as an optical disk and a hard disk.例文帳に追加

光ディスクやハードディスクなどの記録ディスクの記録テストで任意のテストパタンを用いつつメモリアクセスを低減する。 - 特許庁

Test pattern data are preliminarily stored in the test pattern memory means 130 of this semiconductor testing device 100.例文帳に追加

半導体試験装置１００のテストパターン記憶手段１３０には、予めテストパターンデータが記憶されている。 - 特許庁

The test pattern memory means 130 outputs a necessary test pattern every cycle period according to the address designation signal.例文帳に追加

テストパターン記憶手段１３０は、アドレス指定信号により、サイクル周期毎に必要なテストパターンを出力する。 - 特許庁

Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.例文帳に追加

したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁

To enable a logic analyzer to precisely test the overflow state and the underflow state of a stack memory inside a device under test.例文帳に追加

ロジック・アナライザで、被試験装置内のスタック・メモリのオーバーフロー状態及びアンダーフロー状態を正確に試験する。 - 特許庁

By this constitution, as an independent test circuit is not required for the dual port memory 11 and a memory test of a conventional march pattern can be performed, circuit scale is suppressed and a test of the dual port memory 11 can be realized without increasing wirings and terminals of the test circuit.例文帳に追加

この構成により、デュアルポートメモリ１１用に独立したテスト回路を持つ必要がなく、これまでのマーチパターンのメモリテストを行えるため、テスト回路の配線や端子を増やすことなく、回路規模を抑えてデュアルポートメモリ１１のテストを実現することができる。 - 特許庁