「memory-test」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

An ultrasonic static image obtained by inspecting the test body 6 beforehand by the ultrasonic wave is stored in a memory 9.例文帳に追加

あらかじめ超音波で被検体６を検査して得られた超音波静止画像をメモリ９に記憶しておく。 - 特許庁

To reduce the footprint of a incorporated test circuit detecting the defect of the output data bit of a built-in memory circuit.例文帳に追加

内蔵メモリ回路の出力データビットの不良を検出する組込テスト回路の占有面積を低減する。 - 特許庁

To provide a semiconductor memory device which consumes less power, requires a shortened test time and is miniaturized.例文帳に追加

消費電力が低減され、テスト時間が短縮されると共に、小型化される半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device which can perform a multi-bit test by which a defective word line can be detected.例文帳に追加

ワード線不良の検出が可能なマルチビットテストを行なうことができる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory in which many test modes can be provided without being restricted by the number of external pins.例文帳に追加

外部ピン数に制限されず多くのテストモードを備えることが可能な半導体記憶装置を提供する。 - 特許庁

For example, when a surplus address is inputted to a memory cell array 11, it is detected by a decoder 22 for test.例文帳に追加

たとえば、メモリセルアレイ１１の余剰なアドレスが入力されると、それをテスト用デコーダ２２で検出する。 - 特許庁

A system for fabricating a semiconductor device includes a memory cell test system 30, and an element wiring forming apparatus 50.例文帳に追加

本発明による半導体製造装置は、メモリセルテストシステム３０と素子配線形成装置５０とを具備する。 - 特許庁

To provide a technology for performing an operation test where data Read and data Write of a memory chip are consecutive.例文帳に追加

メモリチップのデータＲｅａｄとデータＷｒｉｔｅとを連続させた動作テストする技術を提供する。 - 特許庁

To easily test variation of the phase difference of a write clock signal or read clock signal from a dual port memory.例文帳に追加

デュアルポートメモリに対してライトクロック信号やリードクロック信号の位相差の変動を容易にテストできるようにする。 - 特許庁

To obtain an integrated circuit device equipped with a built-in self-test circuit suitable for testing a multi-port memory.例文帳に追加

マルチポートメモリをテストするのに好適な組み込み自己テスト回路を備える集積回路装置を実現する。 - 特許庁

To provide a random signal generater capable of shortening a test time, and reducing the storage capacity of a memory.例文帳に追加

試験時間の短縮化ができる上に、メモリの記憶容量を低減化できるランダム信号発生装置の提供。 - 特許庁

To provide a semiconductor device and a test method by which a simultaneous non-contact test of a plurality of non-volatile memory chips can be performed without providing wireless receiving circuits in respective chips.例文帳に追加

各チップに無線受信回路を設けることなく、複数の不揮発性メモリチップの同時非接触テストが可能な半導体装置およびテスト方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device in which a read test can be performed by the path same as that of normal read without adding a test circuit to a read path.例文帳に追加

読み出し経路にテスト回路を追加することなく、通常読み出しと同じ経路で読み出しテストが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

In an invalid data generating circuit (6), a test signal (SGT) is modified by a non-synchronous control signal (PTX), a test signal (TEOUT) is generated and given to the memory.例文帳に追加

無効データ発生回路（６）において、テスト信号（ＳＧＴ）を非同期制御信号（ＰＴＸ）で修飾してテスト信号（ＴＥＯＵＴ）を生成してメモリへ与える。 - 特許庁

To provide a semiconductor memory device which can quickly discriminate defect of read-out data of a test in a wafer test.例文帳に追加

本発明の目的は、ウェハテストにおいて、テストの読出データの不良判定の結果を早期に判定することが可能である半導体記憶装置を提供することである。 - 特許庁

To realize reduction of chip area, shortening of a test time, and reduction of a cost by a method for an embeded self-test of a memory by which a defective bit can be detected, analyzed, and restored.例文帳に追加

欠陥ビットの検知、分析、修復可能な埋込型メモリーセルフテスト方法により、チップ面積の縮小化、テスト時間の短縮化、コスト削減を実現する。 - 特許庁

To provide a memory test device having an address generation circuit, the device generating addresses to meet a burst mode test in which consecutive addresses are not limited to lower bits.例文帳に追加

連続アドレスが下位ビットに限定されないようなバーストモードのテストに対応したアドレスの生成が行えるアドレス発生回路を備えたメモリテスト装置を提供する。 - 特許庁

A memory 19 stores test patterns corresponding to test results obtained by applying the same patterns S4a-S4n to the circuits 30a-30n.例文帳に追加

メモリ１９は、半導体集積回路３０ａ〜３０ｎに対して同一のパターンＳ４ａ〜Ｓ４ｎを印加したときに得られる試験結果に応じた試験パターンを記憶する。 - 特許庁

To provide a semiconductor storage device capable of performing a tRCD test adapted to the reduction in time between command inputs even when the test employs a memory testing apparatus inoperable for a high speed clock.例文帳に追加

高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を可能にする半導体記憶装置を提供する。 - 特許庁

When a parallel test in a semiconductor memory device is performed, write data is held in a dedicated latch circuit by using a command dedicated to the parallel test prior to issuing a WRITE command.例文帳に追加

半導体記憶装置のパラレルテスト実施時は、ＷＲＩＴＥコマンドの発行に先立ちパラレルテスト専用のコマンドにより書き込みデータを専用のラッチ回路に保持しておく。 - 特許庁

To provide a semiconductor memory in which a test of a high frequency operation characteristic in a wafer level can be performed and test yield in a package level can be improved.例文帳に追加

ウェーハレベルにおける高周波動作特性のテストが可能であり、パッケージレベルにおける検査歩留まりを向上させることができる半導体メモリ装置を提供すること。 - 特許庁

To provide a semiconductor memory in which a cycling test of the number of times of guarantee for all devices can be performed at the time of a screening test and which is constituted of ferroelectric memories.例文帳に追加

スクリーニング試験時、全てのデバイスについて保証回数のサイクリング試験を行うことができる強誘電体メモリで構成された半導体記憶装置の提供。 - 特許庁

An input selecting circuit selects one of test data of the scan path test and the data on the internal state read from the memory circuit, and supplies the selected data to the scan chain.例文帳に追加

入力選択回路は、スキャンパステストのテストデータと、メモリ回路から読み出した内部状態を示すデータとのうちの一方を選択してスキャンチェーンに供給する。 - 特許庁

To provide a semiconductor test circuit for a semiconductor memory device in which the number of test patterns being performable can be increased in spite of a simple constitution of the device.例文帳に追加

簡易な装置構成でありながら、実行可能な試験パターン数を増加させることが可能な半導体記憶装置に対する半導体試験回路を提供する。 - 特許庁

To provide a test method for an integrated circuit with a memory cell arranged in a circumference of a core that a conditional blocking in a test mode is applied to a clock input of the core.例文帳に追加

テストモードにおける条件付き抑止がそのクロック入力に適用されるコアの周りに配列されたメモリセルを有する集積回路のテスト方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory that makes it possible to reduce test time after manufacturing and reduces cost by using an inexpensive test system, and to provide a method of testing the same.例文帳に追加

製造後のテスト時間を短縮し、また、安価なテストシステムを用いることにより、コストを低減できる不揮発性半導体メモリ及びそのテスト方法を提供すること。 - 特許庁

To provide a memory test system and a relief arithmetic unit, which reduces their costs and also reduces a user's work, thereby having an improved test efficiency.例文帳に追加

コストの低減を図ることができるとともに、ユーザの作業を軽減して試験効率を向上させることができるメモリ試験システム及び救済演算装置を提供する。 - 特許庁

The upper bit part (ADDRESS U) of the memory address (ADDRESS) is supplied to an error control module 132 as test mode instruction information (TEST MODE).例文帳に追加

エラー制御モジュール１３２には、メモリアドレス（ＡＤＤＲＥＳＳ）の上位ビット部（ＡＤＤＲＥＳＳ＿Ｕ）がテストモード指示情報（ＴＥＳＴ＿ＭＯＤＥ）として与えられる。 - 特許庁

To provide a semiconductor integrated circuit device which has a nonvolatile semiconductor memory capable of performing a bit line stress test even without any circuit for bit line stress test.例文帳に追加

ビット線ストレス試験用回路が無くても、ビット線ストレス試験を行うことができる不揮発性半導体メモリを有した半導体集積回路装置を提供する。 - 特許庁

To provide a function test apparatus for an HDD with reduced test time and memory resources used, by increasing a transfer volume for one command.例文帳に追加

一回のコマンドでの転送量を大きくすることによって試験時間が短くし、かつ使用するメモリ資源を少ないＨＤＤの機能試験装置を提供する。 - 特許庁

To provide a semiconductor memory device in which shortening and optimization of a write time are realized, and area can be reduced, and to provide a test board, and a test method.例文帳に追加

書き込み時間の短縮及び最適化を実現し、電源回路の面積縮小を図ることができる半導体記憶装置、検査ボード、検査方法を提供する。 - 特許庁

To provide a semiconductor device in which current consumption of a memory can be measured accurately without being affected by current consumption of a test circuit used only at the time of a test.例文帳に追加

テスト時にのみ使用するテスト回路の消費電流に影響されずにメモリの消費電流を正確に測定することが可能な半導体装置を提供する。 - 特許庁

Further, conventionally, as a connection test of a row address and a column address between a logic section and a memory is performed by an actual operation test of a whole LSI, a fault detecting rate of a circuit is low, but this test can be performed by a scan-test, and a test pattern having a high fault detecting rate of a circuit can be automatically made.例文帳に追加

さらには、ロジック部とメモリ間の行アドレス及び列アドレスの接続テストを従来は、ＬＳＩ全体の実動作テストで行っていたため、回路の故障検出率を低かったが、この発明によりスキャンテストにより行うことができ、回路の故障検出率が高いテストパターンを自動で作成することができる。 - 特許庁

A common control section 15 arranged in the abnormal call processing monitor 1 reads out a test procedure from a flash memory FM storing the test procedure of call processing in an exchange, performs call processing test through the line connecting section 11 according to that test procedure and informs the test results through the line connecting section 12.例文帳に追加

呼処理異常監視装置１に構成された共通制御部１５が、交換機における呼処理の試験手順が格納されたフラッシュメモリＦＭから試験手順を読み込みむとともに、該試験手順に従い、回線接続部１１を介して呼処理の試験を行い、その試験の結果を、回線接続部１２を介して通知する。 - 特許庁

In order to test a memory 105 operated by a first clock CK1, this circuit is provided with a first test pattern generation section 101 operated by a second clock CK2 to generate test data, and a second test pattern generation section 102 operated by a third clock CK3 which is the inverted clock of the second clock CK2 to generate test data.例文帳に追加

第１のクロックＣＫ１で動作するメモリ１０５をテストするために、第２のクロックＣＫ２で動作し、テストデータを生成する第１のテストパターン生成部１０１と、第２のクロックＣＫ２の反転クロックである第３のクロックＣＫ３で動作し、テストデータを生成する第２のテストパターン生成部１０２とを設ける。 - 特許庁

And in a test for the redundant memory cell regions 1b and 1c, when the redundant memory cell column or the redundant memory cell row is already replaced, it is judged that the redundant memory cell column or the redundant memory cell row should be excluded from an object of replacement.例文帳に追加

そして、冗長メモリセル領域１ｂ及び１ｃに関するテストにおいて、冗長メモリセル列又は冗長メモリセル行が置換済みである場合には、当該冗長メモリセル列又は当該冗長メモリセル行を置換の対象から除外すべきと判断されるように構成している。 - 特許庁

This circuit is provided with a memory 10 provided with an additional memory cell for storing defective data bit information on a memory cell, a comparing circuit 20 comparing output data DATO of the memory 10 with its expected value EXP for each data bit, and a BIST circuit 30 generating a required and sufficient test input pattern for detecting the defect of memory cells constituting the memory 10 and the expected value EXP and controlling test sequence.例文帳に追加

メモリセルの不良データビット情報を格納するための付加メモリセルを備えたメモリ１０と、そのメモリ１０の出力データＤＡＴＯとその期待値ＥＸＰをデータビットごとに比較する比較回路２０と、そのメモリ１０を構成するメモリセルの不良を検出するために必要十分なテスト入力パターンおよび上記期待値ＥＸＰを発生しテストシーケンスをコントロールするＢＩＳＴ回路３０とを備えた。 - 特許庁

The semiconductor testing device which tests a DUT by using test patterns outputted from a memory storing DUT test patterns is provided with a memory control part which divides the memory into a plurality of areas, moves test patterns stored in undiagnosed areas to diagnosed areas and then diagnoses the undiagnosed areas.例文帳に追加

ＤＵＴの試験パターンが格納されているメモリから出力される試験パターンを用いてＤＵＴの試験を行う半導体試験装置において、メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている試験パターンを診断済みエリアに移動させた後に未診断エリアを診断するメモリ制御部を備える。 - 特許庁

A test signal RRT for testing the redundant memory cell in the direction of a line, a control signal XF generated by the test signal RRT, a test signal CRT for testing the redundant memory cell in the direction of a column, and a control signal YFD generated by the test signal CRT are provided to an output buffer 100A.例文帳に追加

行方向の冗長メモリセルを試験するための試験信号ＲＲＴとこの試験信号ＲＲＴによって生成される制御信号ＸＦ、及び列方向の冗長メモリセルを試験するための試験信号ＣＲＴとこの試験信号ＣＲＴによって生成される制御信号ＹＦＤが、出力バッファ１００Ａに与えられる。 - 特許庁

In the verification processing part 13, the number of division of the test patterns and the location of its storage stored in the memory 11 for storing the test patterns are recognized on the basis of the division information, and read regions from the memory 11 for storing the test patterns are sequentially changed by a read region switch circuit 12 to read each test vector and verify the circuit to be tested 20 accordingly.例文帳に追加

検証処理部１３では、分割情報からテストパターン格納用メモリ１１に格納された分割テストパターン数及びその格納位置を認識し、テストパターン格納用メモリ１１からの読出領域を読出領域切替回路１２によって順次切り替えて各テストベクタを読み出し、これにしたがって被テスト回路２０に対する検証を行う。 - 特許庁

This semiconductor test system comprises a pattern memory storing the pattern data for generating a test pattern for a DUT(device under test) test, a DUT output signal evaluating means comparing an output signal with an expected signal and generating fail data when a noncoincidence occurs, the data fail memory storing the fail data caused by the noncoincidence, and a compressing means compressing the fail data.例文帳に追加

ＤＵＴテスト用のテストパターンを生成するためのパターンデータを格納するパターンメモリと、出力信号と期待信号を比較し、不一致があった場合にフェイルデータを発生するＤＵＴ出力信号の評価手段と、不一致に起因するフェイルデータを格納するデータフェイルメモリと、フェイルデータを圧縮する圧縮手段とにより構成される。 - 特許庁

The defect analyzing memory 7 is composed of a multi-bit memory having plural data input/output terminals, and the device is provided with a control circuit 6 in which when uncoincidence is detected by the logical comparator 4, and uncoincidence detected signal detected by a test of the present time is added to a signal stored in the defect analyzing memory 7 in a test of the previous time.例文帳に追加

不良解析メモリ７を複数のデータ入出力端子を持つ多ビットメモリで構成し、論理比較器４で不一致が検出されると前回のテストで不良解析メモリ７に記憶させた信号に今回のテストで検出された不一致検出信号を加える。 - 特許庁

To disclose a technology for accurately testing the characteristics of a memory array by rechanging reference voltage and timing to be adjusted for a test of memory cells in particular in a software manner without requiring a different process regarding a test mode controller that utilizes a nonvolatile ferroelectric memory.例文帳に追加

本発明は不揮発性強誘電体メモリを利用したテストモード制御装置に関し、特にメモリセルのテストのため調整されるレファレンス電圧及びタイミングを別途のプロセスなくソフトウェア的に再変更し、メモリセルアレイの特性を正確にテストするようにする技術を開示する。 - 特許庁

To provide a semiconductor memory and its test method in which a CBR refresh-test by an input of a CBR command having the same number as that of redundant word lines can be performed being same as a normal memory cell and reliability of the redundant word lines can be secured.例文帳に追加

通常のメモリセルと同様に、冗長ワード線の本数分のCBRコマンドの入力によるCBRリフレッシュテストが行え、冗長ワード線の信頼性を確保できる半導体記憶装置及びその試験方法を提供する。 - 特許庁

In this invention, an IC tester is improved, wherein an address is given to the timing memory, and a timing of a signal to be given to a test object is adjusted by timing data output from the timing memory, and the test object is tested.例文帳に追加

本発明は、タイミングメモリにアドレスが与えられ、タイミングメモリが出力するタイミングデータにより、被試験対象に与える信号のタイミング調整を行い、被試験対象の試験を行うＩＣテスタに改良を加えたものである。 - 特許庁