「multiplier register」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The amplifier generates a signal based on the multiplied charges from the multiplier register.例文帳に追加

アンプは、増倍レジスタからの増倍された電荷に基づく信号を生成する。 - 特許庁

A multiplier 33 multiplies the waveform patterns for the respective registers by a value corresponding to the gain G of each register.例文帳に追加

乗算部３３は、各音域用の波形パターンに各音域のゲインＧに応じた値を乗算する。 - 特許庁

The multiplier register (302) includes a first binary digit and is connected with the multiplication/application core (320).例文帳に追加

乗算器レジスタ(302)は第１の２進数を含み、乗算累算コア(320)に接続されている。 - 特許庁

The dedicated and general register banks of an N-bit data processing register, a selector, a multiplier and an accumulator are provided or used.例文帳に追加

Ｎビットデータ処理レジスタの専用および一般レジスタ・バンク、セレクタ、乗算器およびアキュムレータが具備ないし使用される。 - 特許庁

At least one register selected from a group consisting of the multiplier register and the multiplicand register is arranged on the input side of the multiplication/accumulation core (320).例文帳に追加

乗算器レジスタと被乗数レジスタからなるグループから選択された少なくとも１個のレジスタが前記乗算累算コアの入力側に配置されている。 - 特許庁

An n-bit (n: positive integer) multiplier shift register 4 holds an n-bit multiplier and shifts it to the LSB, bit by bit synchronously with a clock signal.例文帳に追加

ｎビット（ｎは正の整数）の乗数シフトレジスタ４はｎビットの乗数を保持しクロック信号に同期してＬＳＢへ１ビットづつシフトする。 - 特許庁

In the filter, while making a detection signal retard by a register 11 of the first difference processing circuit 10, then multiplied by a coefficient kL using a multiplier 12; further, the difference between the detection signal and the output from the multiplier 12 is calculated by using a subtracter 13.例文帳に追加

検出信号を、第１の差分処理回路１０のレジスタ１１で遅延させるとともに、乗算器１２で係数ｋＬを掛け、さらに、減算器１３で、検出信号と前記乗算器１２出力との差分を求める。 - 特許庁

A semitransmission register value is inputted to the A-plane multiplier 573 to which the RGB gray level value of the A-plane side is inputted as it is and to the B multiplier 573 to which the RGB value of the B-plane side is inputted through a complement circuit 571 of 2.例文帳に追加

半透過レジスタ値は、Ａ面側のＲＧＢ濃淡値が入力するＡ乗算器５７２にはそのまま入力され、Ｂ面側のＲＧＢ値が入力するＢ乗算器５７３には２の補数回路５７１を介して入力される。 - 特許庁

An m-bit (m: positive integer) partial product part 7 ANDs the LSB of the multiplier shift register 4 and the respective bits of an m-bit multiplicand.例文帳に追加

ｍビット（ｍは正の整数）の部分積部７は乗数シフトレジスタ４のＬＳＢとｍビットの被乗数の各ビットとを論理積する。 - 特許庁

This system has at least one large integer unit 21 and each large integer unit has a multiplier 22, an adder 23 and a register 24.例文帳に追加

このシステムは少なくとも１つの大整数ユニット（２１）を備え、各大整数ユニットは乗算器（２２）、加算器（２３）、およびレジスタ（２４）を備える。 - 特許庁

A multiplier group 2200 is installed in common to the first and second register groups and performs multiplication on Galois body in a Euclidean algorithm.例文帳に追加

乗算器群２２００は、第１および第２のレジスタ群に共通に設けられ、ユークリッドアルゴリズムにおいてガロア体上の乗算を行う。 - 特許庁

The plurality of multiplier registers 20 are provided in parallel, and generate the charges individually multiplied upon receiving the charges from the output register 24.例文帳に追加

複数の増倍レジスタ２０は、並列に設けられており、出力レジスタ２４からの電荷を受けて個別に増倍された電荷を生成する。 - 特許庁

To provide a solid-state imaging device preventing local concentration of transferred charges in a multiplier register section.例文帳に追加

増倍レジスタ部における転送電荷の局所的な集中を抑制することが可能な固体撮像装置を提供する。 - 特許庁

The plurality of units 14 each have an output register 24, a plurality of multiplier registers 20, and an amplifier 22.例文帳に追加

複数のユニット１４の各々は、出力レジスタ２４、複数の増倍レジスタ２０、及び、アンプ２２を有している。 - 特許庁

The first and second dummy regions are each provided with a multiplier register and an amplifier.例文帳に追加

第１のダミー領域と第２のダミー領域のそれぞれには、増倍レジスタ及びアンプが設けられている。 - 特許庁

The shift register 140 sequentially captures asynchronously sampled data samples X and each multiplier 160 multiplies an output from each tap 120 of the shift register 140 by a tap coefficient outputted from a coefficient table 200.例文帳に追加

シフトレジスタ１４０は非同期サンプリングされたデータサンプルＸを逐次取り込み、各乗算器１６０はシフトレジスタ１４０の各タップ１２０からの出力に、係数テーブル２００から出力されたタップ係数を掛ける。 - 特許庁

A multiplier 13' of this matched filter is not provided with a +1 adder and gives no change to input data of a sample-hold circuit S/H 11, when a reference signal of a cord register 12 is set 'positive' but will invert bits, when the reference signal of the cord register 12 is set 'negative'.例文帳に追加

本発明のマッチドフィルタにおける乗算器１３′では＋１加算器を備えず、Ｓ／Ｈ１１の入力データをコードレジスタ１２の参照信号が「正」とするときはそのままとし、「負」とするときはビット反転する。 - 特許庁

An adder 22 adds a difference between the count of the register 13 and the count of the register 17 to an output of the multiplier 21 and the result of summation is used for a control variable of a PLL to control the VCXO 25.例文帳に追加

加算器２２は、レジスタ１３の値とレジスタ１７の値との差分値を乗算器２１の出力に加算し、これをＰＬＬの制御量とし、ＶＣＸＯ２５を制御する。 - 特許庁

A shift register of, for example, 32 bit × 5 block is constituted as the shift register according to a block length and a number of blocks, and data of the respective blocks are shifted in the shift register and inputted in a multiplier and an adder respectively to execute a multiple length arithmetic processing.例文帳に追加

ブロック長とブロック数に応じたシフトレジスタとして、例えば３２ビット×５ブロックのシフトレジスタを構成し、各ブロックのデータをシフトレジスタにおいてシフトし、それぞれ乗算器、加算器に入力して、多倍長演算処理を実行する。 - 特許庁

An A/D conversion value indicating the temperature of a CR oscillator 12 and a multiplier setting value FMULR determining a multiplier of a CR oscillation circuit 8 are stored correspondingly in an EEPROM 3, The multiplier setting value FMULR corresponding to the A/D conversion value (detection temperature T) is read out and set to a register of the CR oscillation circuit 8.例文帳に追加

ＣＲ発振器１２の温度を示すＡ／Ｄ変換値とＣＲ発振回路８の逓倍数を決める逓倍数設定値ＦＭＵＬＲとを対応付けてＥＥＰＲＯＭ３に記憶し、Ａ／Ｄ変換値（検出温度Ｔ）に応じた逓倍数設定値ＦＭＵＬＲを読み出してＣＲ発振回路８のレジスタに設定する。 - 特許庁

An arithmetic processing circuit 7 is provided with two register devices 70a and 70b in which two multiplication coefficients are stored, one arithmetic unit 75 equipped with two input terminal and one output terminal, a selector 72a for supplying any coefficient to the multiplier 75, and a register device 70e in which the output value of the multiplier 75 is stored.例文帳に追加

本発明に係る演算処理回路７は、２つの乗算係数がそれぞれ格納された２つのレジスタ装置70a、70bと、２つの入力端子及び１つの出力端子を具えた１つの乗算器75と、前記係数の何れかの係数を乗算器75に供給するセレクタ72aと、乗算器75の出力値が格納されるレジスタ装置70eとを具えている。 - 特許庁

Meanwhile, a transmission data shift register 1-1 holds the transmission data for a time equivalent the data length according to the synchronizing signal that is outputted from timing shift register 6-1 and accordingly outputs continuously the transmission data to the multiplier 2-1 as signals.例文帳に追加

これにより、長さが長いデータは、タップ係数との乗算、および、他の演算を施され、長さが短いデータは、タップ係数との乗算の一部を、そのデータの乗算のための時間に施され、また、残部を、後続する他のデータの乗算のための時間内に施される。 - 特許庁

The time accumulator 10 comprises a first register 60 for storing the present time 70, and a second register 20 for storing time increment value 35 corresponding to multiplier multiplied by an original time increment 30 relevant to the clock pulse 200 of a clock signal 90.例文帳に追加

時間アキュムレータ（１０）は、現在時刻（７０）を保存する第１のレジス（６０）タと、クロック信号（９０）のクロックパルス（２００）と関連するオリジナルの時間増分（３０）によって乗算された乗数に対応した時間増分値（３５）を保存する第２のレジスタ（２０）とを含んでいる。 - 特許庁

Higher Q bits of the shift data and separately inputted factor data are multiplied by a multiplier 19, and the multiplying result and flag data for indicating a data shift state are outputted via a multiplying a result register 23 and a shift result register 21.例文帳に追加

シフトさせたデータの上位Ｑビットおよび別途入力される係数データを、乗算器１９で乗算し、乗算結果レジスタ２３およびシフト結果レジスタ２１を介して、その乗算結果およびデータのシフト状態を示すフラグデータを出力する。 - 特許庁

A multiplier MU0 multiplies each pixel value of the input image data and each pixel value read from the hatching pattern register R in each corresponding position.例文帳に追加

乗算器ＭＵ０は、この入力画像データの各画素値とハッチングパターンレジスタＲから読み出された各画素値とを、対応する位置毎に乗算する。 - 特許庁

With a load instruction from the RISC processor 10 as a trigger, the product sum operating coprocessor 12 executes the cross operation while using the multiplicand and multiplier written in the registers 34 and 36 and writes the result into an output register 42.例文帳に追加

積和演算コプロセッサ１２は、ＲＩＳＣプロセッサ１０からのロード命令をトリガーとしてレジスタ３４、３６に書き込まれた被乗数及び乗数を用いてタスキ掛け演算を実行し、出力レジスタ４２に書き込む。 - 特許庁

A differential calculation part 131 subtracts the output of the coefficient multiplier 130 from the output value of the center position of a register 122 to correct a waveform, and supplies it to an equalizer 132.例文帳に追加

差動演算部１３１は、レジスタ１２２の中央位置の出力値から、係数乗算部１３０の出力を減算して波形を補正し、イコライザ１３２に供給する。 - 特許庁

The accumulator is connected to the multiplier, selector and general register bank, performs an accumulation operation about the 2N-bit results and the 2N-bit additional operand and outputs 2N-bit accumulation results.例文帳に追加

アキュムレータは、乗算器、セレクタおよび一般レジスタ・バンクに接続され、２Ｎビットの結果および２Ｎビットの追加オペランドに関するアキュムレート演算を実行して、２Ｎビットのアキュムレート結果を出力する。 - 特許庁

The output signals of predetermined different two places in a register 122 are added together by an addition part 123, and the result is multiplied by a constant β at a numeral multiplier 124.例文帳に追加

レジスタ１２２のうちの異なる所定の２箇所の出力信号が加算部１２３で加算され、数乗算部１２４で、加算結果に定数βが乗算される。 - 特許庁

The multiplier 30 multiplies the output of a register 31 in which the gain control signal of a front frame is stored by the output of the divider 9, and outputs the result to the VGA 5 as the gain control signal.例文帳に追加

乗算器３０は、前フレームのゲイン制御信号が格納されたレジスタ３１の出力と除算器９の出力を乗算し、その結果をゲイン制御信号としてＶＧＡ５へ出力する。 - 特許庁

A multiplier 21 multiplies the Y address n set in the counter 15 by the X size XST set in the register 17.例文帳に追加

乗算器２１は、Ｙアドレスカウンタ１５にセットされたＹアドレスｎとＸサイズ設定レジスタ１７に設定されたＸサイズＸSTとを乗算する。 - 特許庁

That is, a cyclic arithmetic loop in a plurality of bits is configured, consisting of a register 108 that is capable of parallel input output in a plurality of bits, a vector multiplier 110, and a selector 111.例文帳に追加

すなわち、複数ビットのパラレル入出力が可能なレジスタ１０８と、ベクトル乗算器１１０と、セレクタ１１１で構成される複数ビットの巡回演算ループを形成する。 - 特許庁

A symbol synchronous acquisition circuitry uses an IIR filter with a register of an OFDM symbol period and one multiplier, and derives a summing average of a peak value for every 1 OFDM symbol period.例文帳に追加

上記の問題を解決するために、１ＯＦＤＭシンボル周期のレジスタと１つの乗算器を持つＩＩＲフィルタを使い、１ＯＦＤＭシンボル毎のピーク値の加算平均を得る。 - 特許庁

An SEL 533 selects one of the shift registers 531 and 532 and supplies chip data held in the selected shift register to a multiplier 534.例文帳に追加

ＳＥＬ部５３３は，シフト・レジスタ５３１および５３２の一方を選択し，選択したシフト・レジスタに保持されたチップ・データを乗算部５３４に与える。 - 特許庁

In a five-step 3-cascade filter decimation device 5, three circuits each composed of a multiplier 51, an adder 52, a register 53 and a selector 54 are parallel provided and this device is operated at a sampling frequency fs of an input signal.例文帳に追加

５段３カスケードのフィルタ・デシメーション装置５は、乗算器５１、加算器５２、レジスタ５３及びセレクタ５４で構成された回路が３つ並列に設けられ、入力信号のサンプリング周波数ｆsで動作する。 - 特許庁

The system clock signal SCK is multiplied by a multiplier part 11, and a multiplied clock signal XCK is generated and given to a shift register constituting a delay circuit and composed of FFs (flip-flop) 14a to 14d and an FF 12 constituting a frequency dividing circuit.例文帳に追加

システムクロック信号ＳＣＫは逓倍部１１で逓倍されて逓倍クロック信号ＸＣＫが生成され、遅延回路を構成するＦＦ１４ａ〜１４ｄからなるシフトレジスタと、分周回路を構成するＦＦ１２に与えられる。 - 特許庁

An output VSA=VSD/VSN of this divider 4 and the input image signal VIN are multiplied by a multiplier 5, this output (VSD/VSN).VIN and an offset control value VB outputted from a brightness level register 6 through a D/A converter 7 are added by an adder 8, and shade correction data are provided.例文帳に追加

この除算器４の出力Ｖ_SA＝Ｖ_SD／Ｖ_SHと入力画像信号Ｖ_INを乗算器５で乗算し、この出力（Ｖ_SD／Ｖ_SH）・Ｖ_INと、ブライトレベルレジスタ６からＤ／Ａ変換器７を経て、出力されるオフセット調整値Ｖ_B を加算器８で加算し、シェーディング補正データを得る。 - 特許庁

An input signal X expressed as a one-bit signal from a ΔΣ modulator 2a is multiplied in still one-bit state by an amplitude adjustment value of 11 digits, which is outputted from amplitude adjustment value register 2d, through a single bit multiplier 2c so that its amplitude is adjusted.例文帳に追加

１ビット信号で表現されるΔΣ変調器２ａからの入力信号Ｘは、１ビット信号のままの状態でシングルビット乗算器２ｃによって振幅調整値レジスタ２ｄから出力される１１桁の振幅調整値と乗算され、振幅が調整される。 - 特許庁

The semiconductor integrated circuit device (IC) used for the transceiver such as the reader-writer in a UHF band electronic tag system is provided with an arithmetic unit 202 including a multiplier 208, an adder 209 and a register 207 between a baseband signal generating unit 201 and a DAC unit 203.例文帳に追加

ＵＨＦ帯電子タグシステムにおけるリーダ／ライタ等の送受信機に用いられる半導体集積回路装置（ＩＣ）において、ベースバンド信号生成部２０１とＤＡＣ部２０３との間に、乗算器２０８と加算器２０９とレジスタ２０７とを含む演算部２０２を設ける。 - 特許庁

Even when the data 20 to be applied to the register 9 are changed in order to change the level of a tone signal 13, its level control data 20 are supplied to the 3rd multiplier 7 surely at the timing of the zero-crossing point of the tone signal 22, so that the amplitude of the tone signal 13 is not suddenly changed.例文帳に追加

したがってトーン信号１３の大きさを変更すべくレジスタ９に与えるレベル制御データ２０を変更しても、そのレベル制御データ２０は、必ずトーン信号２２のゼロクロス点のタイミングで第３の乗算器７に供給され、よってトーン信号１３の振幅が急激に変化することがない。 - 特許庁

In the tone generator, a zero-crossing detection means 24 consisting of an exclusive OR circuit 26 and a 1st delay 4 detects the timing of a zero-crossing point of a tone signal 22 outputted from an IIR filter 10 and a register 9 enters and stores level control data 20A applied at the timing and supplies the data 20A to a 3rd multiplier 7.例文帳に追加

排他的論理和回路２６と第１の遅延器４からなるゼロクロス検出手段２４はＩＩＲフィルタ１０が出力するトーン信号２２のゼロクロス点のタイミングを検出し、レジスタ９はこのタイミングで、与えられたレベル制御データ２０Ａを取り込んで保持し、第３の乗算器７に供給する。 - 特許庁

The multiplier 15B multiplies aperture control gain data set to an aperture control gain control register 153 by the outline signal S2 from the outline signal generation circuit 151A for adjusting the amplitude level of the outline signal S2 so that the amplitude level is reduced according to an electronic zoom magnification.例文帳に追加

この乗算器１５１Ｂは、輪郭信号生成回路１５１Ａからの輪郭信号Ｓ２にアパーチャコントロールゲイン制御レジスタ１５３にセットされたアパーチャコントロールゲインデータを乗算することで、輪郭信号Ｓ２の振幅レベルを電子ズーム倍率に応じて該振幅レベルが減少されるように調整する。 - 特許庁

The remainder calculating apparatus has a calculator that carries out Montgomery multiplication based on either one of a first multiplicand and a second multiplicand, a multiplier and a divisor; a first multiplicand register that stores a calculation result of the Montgomery multiplication as a first multiplicand; a subtractor that subtracts the calculation result of the Montgomery multiplication with the divisor; and a second multiplicand register that stores a subtraction result of the subtractor as a second multiplicand.例文帳に追加

本発明にかかる剰余演算装置は、第１の被乗数と第２の被乗数のうちのいずれか一方の被乗数と、乗数と、除数と、に基づき、モンゴメリ乗算を実行する演算器と、モンゴメリ乗算の演算結果を第１の被乗数として格納する第１の被乗数レジスタと、モンゴメリ乗算の演算結果を除数で減算する減算器と、減算器での減算結果を第２の被乗数として格納する第２の被乗数レジスタとを有する。 - 特許庁