「sRAM」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The measured moving direction of the passerbys and its number are stored in data memory (SRAM) 75 every five minutes.例文帳に追加

計測された通行者(35)の方向とその数は５分毎にデータメモリー（ＳＲＡＭ）(75)に記憶される。 - 特許庁

When power supply is possible, power is supplied from the main battery 60 to the SRAM 12.例文帳に追加

給電が可能である場合は、メインバッテリ６０からＳＲＡＭ１２へ電力を供給する。 - 特許庁

To stabilize the action of a common contact hole section of a resistive load SRAM cell by lowering the resistance of the section.例文帳に追加

抵抗負荷型ＳＲＡＭセルの共通コンタクト孔部の抵抗を下げ、動作を安定させる。 - 特許庁

To simply and inexpensively manufacture a resistor for taking a measure against a soft error in an SRAM (Static Random Access Memory) memory cell.例文帳に追加

ＳＲＡＭメモリセルのソフトエラー対策用の抵抗体を簡単且つ安価に提供する。 - 特許庁

To grasp contents of defect later when a SRAM is defective as a consequence of a test.例文帳に追加

テストの結果、ＳＲＡＭが不良であった場合に、不良内容を後に把握できるようにする。 - 特許庁

PSEUDO SRAM CAPABLE OF OPERATING IN CONTINUOUS BURST MODE AND METHOD CONTROLLING BURST MODE OPERATION THEREOF例文帳に追加

連続的なバーストモードで動作可能な擬似ＳＲＡＭ及びそのバーストモード動作制御方法 - 特許庁

A first SRAM block 11 having a capacity of 512 kbit and a second SRAM block 12 having a capacity of 128 kbit are integrated on the main surface of a silicon chip 10.例文帳に追加

シリコンからなるチップ１０の主面上には、５１２ｋｂｉｔの容量を持つ第１のＳＲＡＭブロック１１と、１２８ｋｂｉｔの容量を持つ第２のＳＲＡＭブロック１２とが集積化されている。 - 特許庁

In the case where the cache (126) is DRAM, the waiting time is less than that of a conventional DRAM cache/processor construction, but a density higher than that available in the case of using a SRAM cache can be provided.例文帳に追加

キャッシュ(126)がDRAMである場合、従来のDRAMキャッシュ／プロセッサ構成よりも待ち時間が少なく、それでもなおSRAMキャッシュを使用した場合に利用できる密度よりも高い密度を提供することができる。 - 特許庁

The method for manufacturing the SRAM memory cell comprises a step of coupling a floated body of an access transistor AT of the SRAM to a source region of a driver transistor DT via a body extended part formed by extending an active region.例文帳に追加

ＳＲＡＭのアクセストランジスタＡＴのフローティングされているボディーを、活性領域を延長して形成したボディー延長部によってドライバトランジスタＤＴのソース領域と連結させる。 - 特許庁

Density of a memory cell 13 of an array is optimized, and an SRAM cell 99 having a maximum speed in speed of specifying an address for the memory cell 13 for read and write operations is provided.例文帳に追加

アレイのメモリセル(13)の密度が最適化され、読出し及び書込み動作のためのメモリセル(13)に対するアドレス指定の速度において最大限の速度を有するスタティックランダムアクセスメモリ(SRAM)セル(99)が提供される。 - 特許庁

A CPU 21 not only periodically writes data in the SRAM 24, but also writes data when voltage is dropped, and takes in the data memorized in the SRAM 24 to execute injection/ignition control of an engine.例文帳に追加

ＣＰＵ２１は、ＳＲＡＭ２４に定期的にデータを書き込むとともに電圧低下時にもデータを書き込み、ＳＲＡＭ２４に記憶されたデータを取り込んでエンジンの噴射・点火制御等を実施する。 - 特許庁

When the SRAM array 22 is in an active mode, the source voltage is supplied to a SRAM array lower supply node V_SS-ARRAY and a word line driver lower supply node V_SS-WL.例文帳に追加

ＳＲＡＭアレイ２２がアクティブ・モードであるとき、ＳＲＡＭアレイ・ロアー供給ノードＶ_ＳＳ−ＡＲＲＡＹに、及びワードライン・ドライバ・ロアー供給ノードＶ_ＳＳ−ＷＬに、ソース電圧が供給される。 - 特許庁

Each voltage control circuit has a function to temporarily reduce voltage provided to the power supply input of a plurality of SRAM cells that belong to the selected column of columns of the SRAM.例文帳に追加

各電圧制御回路は、ＳＲＡＭの列のうちの選択された列に属する複数のＳＲＡＭセルの電源入力に供給された電圧を一時的に減少させる機能を有している。 - 特許庁

To provide a semiconductor memory in which a voltage value of power source voltage supplied to a SRAM cell during a sleep mode can be made a voltage value being optimum for reducing a leak current of the SRAM cell.例文帳に追加

スリープモード時にＳＲＡＭセルに供給する電源電圧の電圧値をＳＲＡＭセルのリーク電流の低減化に最適な電圧値とすることができる半導体記憶装置を提供する。 - 特許庁

To store information in an SRAM block in a nonvolatile way, as regards a method for using a semiconductor integrated circuit provided with the SRAM block and the semiconductor integrated circuit.例文帳に追加

本発明はＳＲＡＭブロックを備えた半導体集積回路の使用方法およびＳＲＡＭブロックを備えた半導体集積回路に関し、そのＳＲＡＭブロックに情報を不揮発的に記憶する。 - 特許庁

In the semiconductor integrated circuit, substrate bias voltages Vbp, Vbn are applied to substrates (well) of the MOS transistors of a SRAM memory cell by any one of active mode from among information-holding operation, writing operation and reading operation of SRAM.例文帳に追加

ＳＲＡＭの情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで基板バイアス電圧Ｖｂｐ、ＶｂｎがＳＲＡＭメモリセルのＭＯＳトランジスタの基板（ウェル）に印加される。 - 特許庁

The area of cells forming the first SRAM block 11 is set at 2.4 μm^2 per bit, and the area of cells forming the second SRAM block 12 is set at 3.5 μm^2 per bit.例文帳に追加

第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^2 とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^2 としている。 - 特許庁

An SRAM 12b having the tamper-resistant function is only set as the SRAM, stores confidential information such as key information, and stores information necessary for the prescribed processing at the degraded operation (a program set value, and the like).例文帳に追加

ＳＲＡＭを耐タンパ機能を有するＳＲＡＭ１２ｂのみとし、鍵情報等の秘匿情報を記憶すると共に、縮退運転時の所定処理に必要な情報（プログラム設定値等）を記憶する。 - 特許庁

To provide a semiconductor storage device in which refresh operation is not required, a cycle time and power consumption are equal to those of an ordinary SRAM, and the occupation area of a memory cell is smaller than that of the ordinary SRAM.例文帳に追加

リフレッシュ動作が不要で、サイクルタイムと消費電力が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積が通常のＳＲＡＭよりも小さい半導体記憶装置を提供する。 - 特許庁

The area of cells constituting the first SRAM block 11 is set at 2.4 μm^2 per bit, and the area of cells constituting the second SRAM block 12 is set at 3.5 μm^2 per bit.例文帳に追加

第１のＳＲＡＭブロック１１を構成する１ビット当たりのセルの面積を２．４μｍ^２ とし、第２のＳＲＡＭブロック１２を構成する１ビット当たりのセルの面積を共に３．５μｍ^２ としている。 - 特許庁

An external clock synchronous SRAM 1 concerning one of embodiment is equipped with an SRAM cell 11, a global digit line 12, a global precharge circuit 16, a D latch 14, and a global precharge control circuit 17.例文帳に追加

一つの実施形態に係る外部クロック同期ＳＲＡＭ１は、ＳＲＡＭセル１１と、グローバルディジット線１２と、グローバルプリチャージ回路１６と、Ｄラッチ１４と、グローバルプリチャージ制御回路１７を備えている。 - 特許庁

To provide a technique for suppressing an unevenness of a threshold value voltage Vth of a MISFET for constituting an SRAM by reducing an area of a semiconductor integrated circuit device such as, for example, the SRAM.例文帳に追加

半導体集積回路装置、例えばＳＲＡＭの面積の縮小化を図り、ＳＲＡＭを構成するＭＩＳＦＥＴの閾値電圧Ｖｔｈのばらつきを抑える技術を提供する。 - 特許庁

To obtain a SRAM read-out circuit and a SRAM read-out method in which a cell can be constituted with the minimum transistor size and high speed operation and high sensitivity of a sense amplifier can be realized.例文帳に追加

本発明は、最小のトランジスタサイズでセルが構成できセンスアンプの高速・高感度化を実現できるＳＲＡＭ読み出し回路およびＳＲＡＭ読み出し方法を提供することを課題とする。 - 特許庁

When recovered from the sleep mode, the contents of the SRAM 16 are renewed and transferred to the buffer RAM 7.例文帳に追加

スリープモードから復帰するときはＳＲＡＭ１６の内容をあらためてバッファＲＡＭ７に転送する。 - 特許庁

To provide SRAM of which the layout area is small, the soft error resistance is high, and the write/read-out speed is high.例文帳に追加

レイアウト面積が小さく、ソフトエラー耐性が高く、書込／読出速度が速いＳＲＡＭを提供する。 - 特許庁

The written decrypted data is read from the SRAM 40 and encrypted with the second encryption process.例文帳に追加

書き込まれた復号化データをＳＲＡＭ４０から読み出し、第２の暗号化処理により暗号化する。 - 特許庁

To perform accessing at high speed without changing a clock frequency of an SRAM by operating a plurality of SRAMs in parallel.例文帳に追加

複数のＳＤＲＡＭを並列に動作させて、ＳＤＲＡＭのクロック周波数を変えずに高速アクセスする。 - 特許庁

SEMICONDUCTOR DEVICE, SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE, SRAM, AND MANUFACTURING METHOD OF DYNAMIC THRESHOLD MOS (DT-MOS) TRANSISTOR例文帳に追加

半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法 - 特許庁

The SRAM part has a plurality of CELL1 including latch circuits (not shown) that store data.例文帳に追加

ＳＲＡＭ部は、データを記憶するラッチ回路（図示せず）を有するセルＣＥＬＬ１を複数有している。 - 特許庁

When the power source voltage Vcc is dropped, the CPU 21 writes only the first data in the SRAM 24.例文帳に追加

電源電圧Ｖｃｃの低下時において、ＣＰＵ２１は、第１データだけをＳＲＡＭ２４に書き込む。 - 特許庁

The logging system is provided with: a log data management region installed in a quickly accessible non-volatile memory such as an SRAM.例文帳に追加

本発明は、ＳＲＡＭ等の高速アクセス可能な不揮発性メモリにログデータ管理領域を設ける。 - 特許庁

The SRAM includes a plurality of voltage control circuit corresponding to respective ones of the plurality of columns of the array.例文帳に追加

ＳＲＡＭは、アレイの複数の列のそれぞれの１つに対応する複数の電圧制御回路を含む。 - 特許庁

To prevent the occurrence of a timing error when fast access is made to an SRAM and to insure data contents.例文帳に追加

ＳＲＡＭへの高速アクセス時におけるタイミングエラーの発生を防止しデータ内容を保証する。 - 特許庁

This SRAM cell is constituted of two MOS transistors 10 and 12 and one inversion circuit 14.例文帳に追加

このＳＲＡＭセルは、２つのＭＯＳトランジスタ１０，１２と１つの反転回路１４とで構成される。 - 特許庁

A 2nd control signal is outputted from the CPU 22 only when the CPU 22 and the SRAM 29 operate.例文帳に追加

ＣＰＵ２２およびＳＲＡＭ２９の動作時のみＣＰＵ２２から第２の制御信号を出力させる。 - 特許庁

The SRAM circuit block SRB1 includes a decoding circuit which inputs and decodes address signals A0 and A1 associated with the SRAM circuit block SRB1, and performs control to turn on and off the power switches SW20 to SW23 corresponding to the SRAM circuit block SRB2 according to a decoding result of the decoding circuit.例文帳に追加

ＳＲＡＭ回路ブロックＳＲＢ１は、ＳＲＡＭ回路ブロックＳＲＢ１に係るアドレス信号Ａ０、Ａ１を入力してデコードするデコード回路を含み、デコード回路のデコード結果に応じてＳＲＡＭ回路ブロックＳＲＢ２に対応する電源スイッチＳＷ２０〜ＳＷ２３のそれぞれをオンオフするように制御する。 - 特許庁

The SRAM cell MC1 includes the word lines WLA, WLB and connected with the word line WLA.例文帳に追加

ＳＲＡＭセルＭＣ１はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＡが接続されている。 - 特許庁

The SRAM cell MC2 includes the word lines WLA, WLB and connected with the word line WLB.例文帳に追加

ＳＲＡＭセルＭＣ２はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＢが接続されている。 - 特許庁

The defect detection unit then has a detection pixel data holder for temporarily holding pixel data to be written in the SRAM, and a detector for detecting the defect address of the SRAM when the pixel data read from the SRAM are not matched with the pixel data read from the detection pixel data holder.例文帳に追加

そして、欠陥検出部は、ＳＲＡＭに書き込まれる画素データを一時的に保持する検出用画素データ保持部と、ＳＲＡＭから読み出された画素データと検出用画素データ保持部から読み出された画素データとが一致しないときに、ＳＲＡＭの欠陥アドレスを検出する検出器と、を有する。 - 特許庁

SRAM CELL AND MEMORY SYSTEM USING THE SAME, EVALUATION CIRCUIT FOR MEMORY AND CONTROL METHOD OF MEMORY CELL例文帳に追加

ＳＲＡＭセルおよびそれを用いたメモリシステム、メモリ用の評価回路およびメモリセルの制御方法 - 特許庁

To provide a pseudo SRAM in which request of external access and request of refresh can be mediated.例文帳に追加

外部アクセスの要求とリフレッシュの要求とを調停することの可能な疑似ＳＲＡＭを提供する。 - 特許庁

SRAM arrays 120-1, 120-2 constitutes a sub-storage section functioning as a cache memory.例文帳に追加

ＳＲＡＭアレイ１２０−１および１２０−２はキャッシュメモリとして機能する副記憶部を構成する。 - 特許庁

The semiconductor storage device includes an SRAM cell 101 and a word line driver 102.例文帳に追加

本発明に係る半導体記憶装置は、ＳＲＡＭセル１０１とワード線ドライバー１０２とを備えている。 - 特許庁

To realize high speed of read-operation of a semiconductor memory, especially, a static random access memory(SRAM).例文帳に追加

半導体記憶装置、特にスタティック・ランダム・アクセスメモリ（ＳＲＡＭ）のリード動作の高速化を実現すること。 - 特許庁

An inversion determining part is connected to the SRAM memory cell through the first and second transfer transistors, and determines whether data written in the SRAM memory cell are inverted when a word line selection potential is applied to a word line with the data written in the SRAM memory cell.例文帳に追加

反転判定部は、前記第１、第２のトランスファトランジスタを介して前記ＳＲＡＭメモリセルに接続され、前記ＳＲＡＭメモリセルにデータが書き込まれた状態で、前記ワード線にワード線選択電位が印加された場合に、前記ＳＲＡＭメモリセルに書き込まれたデータが反転するか否かを判定する。 - 特許庁