「sRAM」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

A retrieval history acquiring part 45 is a portion for acquiring the retrieval history from the SRAM 7.例文帳に追加

検索履歴取得部４５は、ＳＲＡＭ７から検索履歴を取得する部分である。 - 特許庁

A semiconductor device comprises a memory cell of a SRAM and has a p-type well region W20.例文帳に追加

半導体装置は、ＳＲＡＭのメモリセルを備え、ｐ型ウエル領域Ｗ２０を有する。 - 特許庁

A semiconductor device comprises a SRAM memory cell and has a p-type well region W20.例文帳に追加

半導体装置は、ＳＲＡＭメモリセルを備え、ｐ型ウエル領域Ｗ２０を有する。 - 特許庁

To write image data to an SRAM and to read mirror inverted or rotated image data.例文帳に追加

画像データをＳＲＡＭに書き込み、ミラー反転や回転を行った画像データを読み出す。 - 特許庁

The code store SRAM and the execution control register bidirectionally communicates with a system processor.例文帳に追加

コード記憶ＳＲＡＭ及び実行制御レジスタは、システム・プロセッサと双方向通信を行う。 - 特許庁

The semiconductor device is composed of an SRAM block including a memory cell array arranging memory cells MC composed of SRAM cells in a matrix and peripheral circuits, an FGT block, and a connection block electrically connecting the SRAM block and the FGT block.例文帳に追加

半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。 - 特許庁

Thereby, the synchronous SRAM 1 is made a standby state of very low power consumption.例文帳に追加

これにより、同期式ＳＲＡＭ１は、極めて消費電力の低いスタンバイ状態になる。 - 特許庁

APPARATUS, METHOD AND PROGRAM FOR SUPPORTING MULTIPURPOSE OPTIMIZATION DESIGN OF SRAM SHAPE PARAMETER OR THE LIKE例文帳に追加

ＳＲＡＭ形状パラメータ等の多目的最適化設計支援装置、方法、及びプログラム - 特許庁

The hiding type rewriting 2P2N pseudo-SRAM having the array of memory cells is provided.例文帳に追加

メモリセルのアレイを備えた隠ぺい型再書き込み２Ｐ２Ｎ擬似ＳＲＡＭを提供する。 - 特許庁

To enhance a stress coverage for an SRAM.例文帳に追加

ＳＲＡＭのストレスカバレッジを向上させることができる半導体集積回路を提供する。 - 特許庁

The set default values are stored in an SRAM 3.例文帳に追加

設定されたデフォルト値はＳＲＡＭ３に記憶され、ユーザによる設定操作が不要となる。 - 特許庁

To improve the operation margin of a memory in a semiconductor integrated circuit device having an SRAM.例文帳に追加

ＳＲＡＭを有する半導体集積回路装置のメモリの動作マージンを向上させる。 - 特許庁

To provide a method of manufacturing an SRAM whose memory size can be miniaturized.例文帳に追加

メモリセルサイズを小型化することが可能なＳＲＡＭの製造方法を提供すること。 - 特許庁

To obtain a semiconductor memory in which measures for software error are taken to a SRAM memory cell.例文帳に追加

ＳＲＡＭメモリセルにソフトエラー対策を施した半導体記憶装置を得ること。 - 特許庁

When the power source supply to the SRAM 28 is interrupted by battery switching or the like, the controller 10 shifts the data to the EEPROM 30 when the previous stage is detected, and restores the data of the EEPROM 30 to the SRAM 28 when the power source supply to the SRAM 28 is restored.例文帳に追加

制御装置１０は、バッテリ交換等によりSRAM２８への電源供給が遮断される場合には、その前段階が検出された時点でEEPROM３０にデータを移行しておき、SRAM２８への電源供給が復旧された時点でEEPROM３０のデータをSRAM２８に復帰させる。 - 特許庁

To easily replace a SRAM by a DRAM in a memory circuit.例文帳に追加

メモリ回路において、ＳＲＡＭをＤＲＡＭに容易に置き換えることができるようにする。 - 特許庁

To provide technology in which the performance and the reliability of an SRAM can be improved by manufacturing an SRAM memory cell equipped with a coupling capacitor while using a damassin gate process.例文帳に追加

ダマシンゲートプロセスを用いてカップリング容量を備えたＳＲＡＭメモリセルを製造し、ＳＲＡＭの性能向上および高信頼度化を図ることのできる技術を提供する。 - 特許庁

The SRAM cell comprises a pull-down transistor including a portion of a first gate strip, and forms first and second sub pull-down transistors with the straight fin and the first portion of the bent fin, respectively.例文帳に追加

SRAMセルは、第一ゲートストリップの一部分を含むプルダウントランジスタからなり、それぞれ、ストレートフィンと屈曲フィンの第一部分を有する第一と第二サブプルダウントランジスタを形成する。 - 特許庁

By such a common interface system, DRAM devices, SRAM devices, NAND flash memory devices, and NOR type flash memory devices are controlled by only one memory controller independently (or individually).例文帳に追加

このような共通インターフェイス方式によると、DRAM装置、SRAM装置、NAND型フラッシュメモリ装置、そしてNOR型フラッシュメモリ装置は、ただ一つのメモリコントローラによって独立的に（又は個別的に）制御される。 - 特許庁

To provide a memory control device and method capable of executing an auto-refresh cycle and a memory cycle for SRAM in parallel by sharing an address bus and a data bus for SDRAM and SRAM.例文帳に追加

ＳＤＲＡＭおよびＳＲＡＭのアドレスバス、データバスを共通化して、オートリフレッシュサイクルと、ＳＲＡＭに対するメモリサイクルを並行して実施可能なメモリ制御装置および方法を提供する。 - 特許庁

A bus I/F (Interface) 16 refers to the SDRAM address allocation register 18 and the buffer SRAM address allocation register 17, and stores data read from the SDRAM 5 into the buffer SRAM 15.例文帳に追加

バスＩ／Ｆ１６は、ＳＤＲＡＭアドレス割付けレジスタ１８およびバッファＳＲＡＭアドレス割付けレジスタ１７を参照してＳＤＲＡＭ５から読み出したデータをバッファＳＲＡＭ１５に格納する。 - 特許庁

To provide an entirely new semiconductor storage device which does not delay read/write access by a refresh operation, and is interface-compatible with a high-speed SRAM such as a QDR SRAM, and to provide a refresh control method.例文帳に追加

リフレッシュによるリード／ライトアクセスを遅延させず、ＱＤＲ ＳＲＡＭ等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置とリフレッシュ制御方法の提供。 - 特許庁

The SRAM is provided with a circuit which receives an output signal from the logical circuit of the FLASH EEPROM and switches the timings of an ATD pulse signal ATDP and the SRAM specifications.例文帳に追加

ＳＲＡＭには、ＦＬＡＳＨ ＥＥＰＲＯＭの論理回路からの出力信号を受けて、ＡＴＤパルス信号ＡＴＤＰのタイミングやＳＲＡＭの仕様を切り替える回路を設ける。 - 特許庁

To detect a soft error generated in an SRAM type FPGA, and to recover from any failure due to the soft error in such a state that an electronic device configured by using an SRAM type FPGA is operating.例文帳に追加

ＳＲＡＭ型ＦＰＧＡを用いて構成された電子デバイスが動作している状態で、ＳＲＡＭ型ＦＰＧＡに生じたソフトエラーを検出し、ソフトエラーによる故障を回復する。 - 特許庁

A monitor node Mc and an inverter node Md in a monitor cell 250 imitated to a SRAM cell MC corresponds respectively to a data storage node Na and an inverter node Nb in the SRAM cell MC.例文帳に追加

ＳＲＡＭセルＭＣに似せたモニタセル２５０におけるモニタノードＭcおよびインバータノードＭdは、ＳＲＡＭセルＭＣにおけるデータ・ストレージノードＮaおよびインバータノードＮbにそれぞれ対応している。 - 特許庁

As the result, the holding ability of the latch circuit is weakened when the data are written into the SRAM cell, then the data can be written into the SRAM cell without causing the collision of the data.例文帳に追加

その結果，ＳＲＡＭセルにデータを書き込む時，ラッチ回路の保持能力が弱くなって，データの衝突がなされることなく容易にデータをＳＲＡＭセルに書き込むことができる。 - 特許庁

Although the SRAM 110 is generally provided with a multi-memory cell composed to a matrix of the column and row having a plurality of corresponding word lines and bit lines, the SRAM array 110 shows only a single row having 1st, 2nd and 3rd columns 112, 114 and 116 in a figure for the purpose of simplifying the description.例文帳に追加

一般に、SRAM110は、対応する多数のワードライン及びビットラインを有するカラムとローのマトリックスに編成されたマルチメモリセルを有するが、図１では、説明を簡単にするために、SRAMのアレー110は、第１、第２及び第３のカラム112、114、116を有する単一のローのみを示している。 - 特許庁

To provide a semiconductor device for satisfying various kinds of requests to an SRAM memory cell, especially a request of down-scaling, and to realize improvement in the suitable soft error resistivity of SRAM memory cell easily and surely, even though high resistance property of wiring may be adjusted suitably in accordance with the SRAM memory cell.例文帳に追加

ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセルの適切なソフトエラー耐性の向上を、容易且つ確実に実現する。 - 特許庁

Loading MISFETs QL2 and driving MISFETs constituting SRAM memory cells MC take offset structures and selecting MISFETs Qt2 in the SRAM memory cells and MISFETs constituting a peripheral circuit or a logic circuit of the SRAM take non-offset structures.例文帳に追加

ＳＲＡＭセルＭＣを構成する負荷用ＭＩＳ・ＦＥＴＱＬ２および駆動用ＭＩＳ・ＦＥＴをオフセット構造とし、ＳＲＡＭセルＭＣの選択用ＭＩＳ・ＦＥＴＱｔ２、ＳＲＡＭの周辺回路または論理回路を構成するＭＩＳ・ＦＥＴを非オフセット構造とした。 - 特許庁

An SRAM 1017 for storing test setting data for each externally designated test item and a BIST (built-in self-test) controller 1005 for reading out the test setting data stored in the SRAM and for executing the BIST, in parallel with the operation of storing the test setting data in the SRAM, are provided.例文帳に追加

外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。 - 特許庁

An LSI (waveform generating circuit LSI) 120 stores data (d1) from the waveform decode data (D1) 51 into a first SRAM 21 of a built-in SRAM part, and stores data (d2) of one readout cycle (for example, 1SF) selected from the waveform decode address set (D2) 52 into a second SRAM 22.例文帳に追加

ＬＳＩ（波形生成回路ＬＳＩ）１２０は、内蔵ＳＲＡＭ部の第１のＳＲＡＭ２１に、波形デコードデータ（Ｄ１）５１からのデータ（ｄ１）を格納し、第２のＳＲＡＭ２２に、波形デコードアドレスセット（Ｄ２）５２から選択した１読み出し周期（例えば１ＳＦ）分のデータ（ｄ２）を格納する。 - 特許庁

When request data of the CPU 101 are stored in the SRAM 103, data are directly sent to the CPU 101 from the SRAM 103, and when it is not stored, read access to the external memory section 104 is carried out and the SRAM 103 is overwritten/updated and the request data is sent to the CPU 101.例文帳に追加

ＣＰＵ１０１の要求データがＳＲＡＭ１０３内にある場合は、ＳＲＡＭ１０３からＣＰＵ１０１へ直接データを送り、ない場合は、外部記憶部１０４へリードアクセスし、読み取ったデータでＳＲＡＭ１０３を上書き・更新し、ＣＰＵ１０１へ要求データを送る。 - 特許庁

To improve the soft error resistance of an SRAM memory cell without increasing a chip size.例文帳に追加

チップサイズを増大させることなくＳＲＡＭのメモリセルのソフトエラーに対する耐性を向上する。 - 特許庁

To provide a double port SRAM in which the capacitive coupling between access lines (example: bit lines) is reduced.例文帳に追加

アクセスライン（例：ビットライン）間の容量性結合を低減した二重ポートＳＲＡＭを提供する。 - 特許庁

The data stored in the SRAM 12b (except confidential information) is also stored in an SDRAM 12a.例文帳に追加

ＳＲＡＭ１２ｂに記憶するデータ（但し、秘匿情報は除く）はＳＤＲＡＭ１２ａにも記憶させる。 - 特許庁

To provide a layout of SRAM cell comprising a compact configuration as well as a short local bit line.例文帳に追加

コンパクトな構成および短いローカルビット線を有するＳＲＡＭセルのレイアウトを提供する。 - 特許庁

To provide an SRAM memory cell which does not require a pull-up transistor and to provide a method for manufacturing the same.例文帳に追加

プルアップトランジスタを必要としないＳＲＡＭメモリセル及びその製造方法を提供する。 - 特許庁

Also, the SRAM 6 is driven by a battery 4, and charged by the voltage V all the time.例文帳に追加

また、ＳＲＡＭ６はバッテリ４により駆動され、常時電圧Ｖにより充電されている。 - 特許庁

To reduce the cell size of SRAMs in a semiconductor device and a method of manufacturing the semiconductor device.例文帳に追加

半導体装置とその製造方法においてSRAMのセルサイズを縮小することを目的とする。 - 特許庁

An SRAM array 120 is provided with a 1st column decoder 390 and a 2nd column decoder 391.例文帳に追加

ＳＲＡＭアレイ１２０に第一の列デコーダ３９０と第二の列デコーダ３９１が設けられる。 - 特許庁

Then image recognition data are generated (step 122) and recorded in an SRAM (step 124).例文帳に追加

そして、画像認識データを作成する（ステップ１２２）と共にＳＲＡＭに記録する（ステップ１２４）。 - 特許庁

To improve data reading speed in a dual port SRAM performing reading and writing at the same time.例文帳に追加

同時に読み書きを行うデュアルポートＳＲＡＭにおいて、データの読み出し速度を改善する。 - 特許庁

To reduce the GIDL current in a field effect transistor constituting a memory cell of an SRAM.例文帳に追加

ＳＲＡＭのメモリセルを構成する電界効果トランジスタにおけるＧＩＤＬ電流を低減する。 - 特許庁

At a step (d), the high protective word erasure indicator is stored in a 2nd memory, SRAM.例文帳に追加

段階（ｄ)において、高保護性ワードイレージャインジケータが第２のメモリ、ＳＲＡＭに格納される。 - 特許庁

To provide a semiconductor integrated circuit device comprising an SRAM wherein a leak current is reduced.例文帳に追加

リーク電流を低減させたＳＲＡＭを備えた半導体集積回路装置を提供する。 - 特許庁