「sRAM」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

An SRAM 10 includes: word lines WL; bit lines BL; address decoders 14 for selecting one of the word lines WL in response to an address signal AD; the sense amplifier 18 activated in response to a sense amplifier enable signal SAE; and a sense amplifier control circuit 22 for generating the sense amplifier enable signal SAE.例文帳に追加

ＳＲＡＭ１０は、ワード線ＷＬと、ビット線ＢＬと、アドレス信号ＡＤに応答してワード線ＷＬを選択するアドレスデコーダ１４と、センスアンプイネーブル信号ＳＡＥに応答して活性化されるセンスアンプ１８と、センスアンプイネーブル信号ＳＡＥを生成するセンスアンプ制御回路２２とを備える。 - 特許庁

When recording is performed for the BD, scramble is performed for data input from the outside and the data is stored temporarily in the DRAM 4, data is read out from the DRAM 4, error correction code addition is performed, data is read out from the DRAM 4 and interleave is performed on the SRAM 6, modulated, and recorded in the optical disk.例文帳に追加

ＢＤに記録する場合には、外部から入力されたデータにスクランブルを施して一旦ＤＲＡＭ４に記憶し、ＤＲＡＭ４からデータを読み出して誤り訂正符号付加を行い、ＤＲＡＭ４からデータを読み出してＳＲＡＭ６上でインタリーブを行い、変調して光ディスクに記録する。 - 特許庁

A link (section of the road) ID is held on an SRAM 7, as to the objective road of the byroad or the back road selected by the objective road selecting part 45 for the byroad or the back road, and the objective road of the byroad or the back road is displayed on an output part 10 by an objective road display part 46 for the byroad or the back road.例文帳に追加

抜け道又は裏道の対象道路選択部４５にて選択された抜け道又は裏道の対象道路は、そのリンク（道路の区切り）ＩＤをＳＲＡＭ７上に保持され、抜け道又は裏道の対象道路表示部４６により出力部１０に表示される。 - 特許庁

To provide a semiconductor device wherein a transistor in a logic area is covered with a film having stress to improve performance and the balance among transistors is ensured in an SRAM area to suppress the generation of leak current, and to provide its manufacturing method.例文帳に追加

ロジック領域におけるトランジスタの上を応力を有する膜で覆って能力を向上させると共に、ＳＲＡＭ領域において、各トランジスタの能力のバランスを保持し、リーク電流の発生を抑制する事ができる半導体装置及びその製造方法を提供する。 - 特許庁

Thus, it is not necessary to rewrite a program for each type of an LSI while it is necessary when using a test device connected to the outside, and it is possible to simultaneously test the cache memory in parallel with the memory such as the SRAM other than the cache memory built in the same LSI, and to shorten the test time.例文帳に追加

これにより、外部に接続したテスト装置を用いた場合のようにＬＳＩの品種毎のプログラムの書き換えが不要となる上、同一ＬＳＩに内蔵されているキャッシュメモリ以外のＳＲＡＭ等のメモリと同時並行してキャッシュメモリのテストが可能となり、テスト時間の短縮が図れる。 - 特許庁

To provide an improved CMOS type SRAM cell in which adverse effect to the performance characteristics including an access time and removability of noise and software errors is suppressed to a minimum level while the area of the cell is made small.例文帳に追加

本発明は、ＣＭＯＳ型のＳＲＡＭセルを改善することを目的とし、特に、アクセス時間や雑音及びソフトエラーに対する排除性などの性能特性に与える影響を最小限に抑えつつ、セルの面積を小さくしたＣＭＯＳ型のＳＲＡＭセルを提供することを目的とする。 - 特許庁

In the memory cell of the SRAM in the semiconductor device, a via VS1 to be electrically connected to a third wiring M32 as a word line is directly connected to a contact plug CPS1 electrically connected to a gate wiring part GHA1 of an access transistor T1.例文帳に追加

半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。 - 特許庁

When the abnormality of power is canceled due to the setting of the new battery 56, main CPU 10 turns on camera power, reads the operation situation of the camera at the time of abnormal stop from SRAM 16 and displays it on a liquid crystal monitor 52 or a liquid crystal display panel 54.例文帳に追加

その後、新しい電池５６のセット等により電源異常が解消されると、メインＣＰＵ１０は、カメラ電源をＯＮにするとともにＳＲＡＭ１６から異常停止時のカメラの動作状況を読み出し、これを液晶モニタ５２又は液晶表示パネル５４に表示する。 - 特許庁

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

The hardness measurement part 30 calculates the hardness of the measuring point corresponding to the image data X of the recess by processing the image data X of the recess fetched in SRAM 33, concurrently with the work of disposing the measuring point to the image reading position by the driving mechanism control part 20.例文帳に追加

硬度測定部３０は、測定箇所を前記画像読取位置に配置する駆動機構制御部２０の作業に並行して、すでにＳＲＡＭ３３に取り込んであるくぼみの画像データＸを処理して、該くぼみの画像データＸに対応する測定箇所の硬度を算出する。 - 特許庁

This system is equipped with the nonvolatile memory 108 as the single body in which an A/D converter and D/A converter 101, a DSP 102, a CPU 109, and high-speed writable volatile memories SRAMs 106 and 107 are incorporated, and the SRAM 107 and a Flash memory 105 have independent buses.例文帳に追加

Ａ／Ｄ変換器とＤ／Ａ変換器１０１、ＤＳＰ１０２、ＣＰＵ１０９、および高速書き込み可能な揮発性メモリＳＲＡＭ１０６、１０７を内蔵した単体の不揮発性メモリ１０８を備え、ＳＲＡＭ１０７とＦｌａｓｈメモリ１０５に各々独立したバスを有する。 - 特許庁

An SRAM 11 outputs an image signal input at a first transmission rate relating to a subject image formed in a partial area on the light-receiving plane of an imaging device via an imaging lens after converting the transmission rate of the image signal into a second transmission rate lower than the first transmission rate.例文帳に追加

ＳＲＡＭ１１は、撮像レンズを介して撮像素子の受光面の一部領域に結像された被写体像に係る、第１の伝送レートで入力される画像信号の伝送レートを、第１の伝送レートよりも遅い第２の伝送レートに変換して画像信号を出力する。 - 特許庁

A resolution is 200dpi in a high definition mode in a sub scan direction, is 100dpi in a normal mode and is 300dpi which is a low value of a print resolution with the line sensor 312 in a main scan direction, and is outputted from an output i/f 809 and stored in the SRAM 304.例文帳に追加

解像度は、副走査方向については、高精細モード時２００ｄｐｉ、普通モード時１００ｄｐｉ、主走査方向については、ラインセンサ３１２と印字解像度の解像度の低い値である３００ｄｐｉで出力ｉ／ｆ８０９から出力し、ＳＲＡＭ３０４に格納する。 - 特許庁

In pull-down circuits 3.1-3.n of a SRAM chip 1, an external power source voltage Vcc is kept at the minimum standard voltage Vr at the time of data retention, while an internal voltage Vi of power source wiring L1-Ln is pulled down in response to a test signal TE1 made a 'H' level.例文帳に追加

ＳＲＡＭチップ１のプルダウン回路３．１〜３．ｎは、外部電源電圧Ｖｃｃがデータリテンション時の最小規格電圧Ｖｒにされるとともにテスト信号ＴＥ１が「Ｈ」レベルにされたことに応じて、電源配線Ｌ１〜Ｌｎの内部電圧Ｖｉを最小規格電圧Ｖｒにプルダウンする。 - 特許庁

A SRAM memory cell 1 comprises two N channel MOS transistors 13, 13' connected in series between a storage node N1 and a line of a ground potential GND and two N channel MOS transistors 14, 14' connected in series between a storage node N2 and a line of a ground potential GND.例文帳に追加

ＳＲＡＭのメモリセル１は、記憶ノードＮ１と接地電位ＧＮＤのラインとの間に直列接続された２つのＮチャネルＭＯＳトランジスタ１３，１３′と、記憶ノードＮ２と接地電位ＧＮＤのラインとの間に直列接続された２つのＮチャネルＭＯＳトランジスタ１４，１４′とを含む。 - 特許庁

In a data rewriting method, a re-write program is inputted as the serial data from a write device 60 connected to a connector 90 by the control of a scan chain, and transmitted to either of scan chains 27, 28 selected by an access port 92, and stored in a SRAM 26 through a register 29.例文帳に追加

スキャンチェーンの制御により、コネクタ９０に接続されている書き込み装置６０から書き換えプログラムをシリアルデータとして入力し、アクセスポート９２により選択されたスキャンチェーン２７，２８の何れかに転送し、レジスタ２９を介してＳＲＡＭ２６に格納する。 - 特許庁

The semiconductor integrated circuit device comprises a processor chip 1, external pads 2 provided on the processor chip 1 and connected to external terminals, and function-expanding pads 3 provided on the processor chip 1 and to be connected to an SRAM chip to expand the function of the processor chip 1.例文帳に追加

プロセッサチップ１と、このプロセッサチップ１に設けられた、外部端子に接続される外部パッド２と、このプロセッサチップ１に設けられた、このプロセッサチップ１の機能を拡張するためのＳＲＡＭチップに接続される機能拡張用パッド３とを具備することを特徴としている。 - 特許庁

Regarding a P well region and an N well region where a pair of CMOS inverters consisting of the multiport SRAM cell is formed, the P well region is divided into two P well regions PW1 and PW2 on either side of the N well region NW and is formed so that boarder lines between them become parallel to bit lines.例文帳に追加

マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。 - 特許庁

To solve problems that storage circuits such as a flip-flop for setting control values to control a power source voltage, substrate voltage, etc., increase in accordance with objects to be controlled and the number of conditions, and an area is increased when the number of conditions is large, for the sake of power reduction of memory macro such as a SRAM or a register file.例文帳に追加

ＳＲＡＭ、レジスタファイル等のメモリマクロの低電力化のため、電源電圧、基板電圧等の制御を行う制御値を設定するフリップフロップ等の記憶回路は、制御を行う対象、状態数に従って増加し、制御対象、状態数が多い場合は、面積が増加してしまう。 - 特許庁

When a binary video signal is updated in still picture display mode, the image is updated while operation cycles of writing of the binary video signal to an SRAM part and cycles of a polarity-inverted signal are synchronized with each other to keep luminance variation periodic, thereby eliminating the flicker of display.例文帳に追加

静止画表示モード中に二値の映像信号の更新が発生したときは、ＳＲＡＭ部２０へ二値の映像信号を書き込む動作周期と、極性反転信号の周期とを同期させて画像更新することにより、輝度変化の周期性を保つようにして表示のちらつきを解消する。 - 特許庁

A CPU 29 obtains a change key for changing setting of a monitoring mode for monitoring an unauthorized action to a casing of a reader writer 1, serving as trigger when executing the tamper-proof processing in a data stored in an SRAM 24, to either of an on-state or an off-state, and changes the setting of the monitoring mode, based on the change key.例文帳に追加

CPU２９は、SRAM２４に記憶されているデータに耐タンパ処理を行うときのトリガとなる、リーダライタ１の筐体に対する不正行為を監視する監視モードの設定を、オン状態又はオフ状態のいずれか一方に変更する変更キーを取得し、その変更キーに基づいて、監視モードの設定を変更する。 - 特許庁

The obstacle monitoring device 1 is equipped with: a controller 11 controlling the whole in unification; a storage 12 constituted of SRAM; an ultrasonic sensor 13 transmitting an ultrasonic wave to the surroundings of the vehicle and receiving a reflected wave from an object; and an alarm 14 notifying the driver of the vehicle of approach of the obstacle.例文帳に追加

障害物監視装置１は、全体を統括的に制御する制御部１１と、ＳＲＡＭからなる記憶部１２と、車両の周囲に超音波を送信して物体による反射波を受信する超音波センサ１３と、車両操作者に障害物の接近を通知する警告部１４とを備える。 - 特許庁

SRAM includes a memory cell 100, a voltage dropping circuit 15 generating pre-charge voltage VBP in accordance with reference voltage VREF generated by resistance-voltage-dividing power source voltage Vcc, and a pre-charge circuit 11 controlling supply of pre-charge voltage VBP for bit lines BL0.例文帳に追加

本発明によるＳＲＡＭは、メモリセル１００と、電源電圧Ｖｃｃを抵抗分圧することで生成された参照電圧ＶＲＥＦに応じてプリチャージ電圧ＶＢＰを生成する降圧回路１５と、ビット線ＢＬ０に対するプリチャージ電圧ＶＢＰの供給を制御するプリチャージ回路１１とを具備する。 - 特許庁

A space is located between the word contact 17b and the P-type active regions 11a and 11b respectively corresponding to the size of the level difference 16, and a distance d1 between the word contact 17b and the P-type active regions 11a and 11b becomes larger than that of an SRAM by the level difference 16.例文帳に追加

ワードコンタクト１７ｂとｐ型能動領域１１ａ，１１ｂそれぞれとの間には、段差１６の大きさに対応したスペースが存在し、ワードコンタクト１７ｂとｐ型能動領域１１ａ，１１ｂそれぞれとの間の距離ｄ_1 は、段差１６の大きさ分だけ従来のＳＲＡＭセルのそれに比べて大きくなる。 - 特許庁

In the LCD driver IC 10, a cell 12a of an SRAM 12, a cell 15a of source logic 15 corresponding to the cell 12a, a cell 20a of a DAC part 20, and a cell 30a of a source amplifier part 30 are arrayed on a straight line in parallel to a direction d2 perpendicular to the length of the LCD driver IC 10.例文帳に追加

ＬＣＤドライバＩＣ１０において、ＳＲＡＭ１２のセル１２ａと、そのセル１２ａに対応したソースロジック１５のセル１５ａ、ＤＡＣ部２０のセル２０ａ及びソースアンプ部３０のセル３０ａをＬＣＤドライバＩＣ１０の長手方向に垂直な方向ｄ２と平行に一直線上に一列に配置する。 - 特許庁

The VSS power supply line is connected to a CMOS type SRAM cell through an island-shaped VSS pattern formed by the wiring layer just below the VSS power supply line, and connection of the VSS power supply line to the island-shaped VSS pattern is attained by arrangement of a plurality of via parts per island-shaped VSS pattern.例文帳に追加

ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線と島形状ＶＳＳパターンとの接続が１つの島形状ＶＳＳパターンあたり複数のビア部の配置によってなされる。 - 特許庁

When recording time sequential data groups, such as video and music data, on a disk array part 30 capable of random access, file management information which shows the relation of a plurality of time-ordered data groups from a time code of the time-ordered data group is prepared by a file unit and is stored in an SRAM 405 of an operation management part 40.例文帳に追加

映像や音楽データ等の時間順データ群をランダムアクセス可能なディスクアレイ部３０に記録する際に、時間順データ群のタイムコードから複数の時間順データ群のつながりを示すファイル管理情報をファイル単位で作成して動作管理部４０のＳＲＡＭ４０５に記憶させる。 - 特許庁

In this flash memory 312, a storage region is divided so as to be independently handled, and information corresponding to each of operating system storage region 311A to warning log file old storage region 311G of an SRAM 311 is duplicated to each region from a backup region 312A to a backup region 312G.例文帳に追加

フラッシュメモリ３１２は、記憶領域を分割して独立的に扱う事が可能で、バックアップ領域３１２Ａからバックアップ領域３１２Ｇにかけての各領域に、ＳＲＡＭ３１１のオペレーティングシステム記憶領域３１１Ａから警報ログファイルオールド記憶領域３１１Ｇのそれぞれに対応した情報が複製されている。 - 特許庁

While performing defect inspection of a disk based on whether a read error occurs or not after data are recorded into the disk, the HDC 10 checks quality of the DRAM by detecting presence of an error while sequentially overwriting test data from the DRAM 124 into SRAM 18 by setting the system ECC host 12 to the test mode.例文帳に追加

ＨＤＣ１０は、ディスクにデータを記録して読出しエラーが発生するか否かによりディスクの欠陥検査を実行する間、システムＥＣＣホスト１２をテストモードとしてＤＲＡＭ１２４からのテストデータをＳＲＡＭ１８に順次上書きしながらエラーの有無を検出することでＤＲＡＭの良否を判定する。 - 特許庁

Through the clock cannot be stopped for holding these stored contents in conventional devices, the data used also after recovery from the sleep mode such as the TOC are transferred in this device from the buffer RAM 7 to the SRAM 16 mounted on a digital signal processing part 5 through a microcomputer interface 33 and a memory control part 31, and backed up.例文帳に追加

従来この記憶内容を保持するためにクロックを停止する事が出来なかったが、ＴＯＣのような、スリープモードから復帰したあとも使用するデータは、バッファＲＡＭ７からマイコンインターフェイス３３、メモリ制御部３１を介してデジタル信号処理部５に搭載されたＳＲＡＭ１６に転送され、バックアップされる。 - 特許庁

In a facsimile terminal, destination abbreviation specified by voice recognition processing is displayed, and whether a facsimile transmitting operation is executed is determined, and when no facsimile transmitting operation is being executed, whether the switch item of 'voice data set key waiting' on an SRAM is set to the set key waiting is determined.例文帳に追加

ファクシミリ装置では、音声認識処理により特定された宛先略称を表示し、ファクシミリ送信の操作が行われているか否かを判別し、ファクシミリ送信の操作が行われていない場合、ＳＲＡＭ１２４上の「音声データのセットキー待ち」のスイッチ項目がセットキー待ちに設定されている否かを判別する。 - 特許庁

An image forming apparatus 1 is provided with: a CPU 21; a ROM 25 for storing a two-dimensional dither conversion data matrix; an SRAM 33 for storing part of dither conversion data in the dither conversion data matrix; and a color conversion and half-toning circuit 27 for applying dither processing to received multi-gradation image data while scanning the data.例文帳に追加

画像形成装置１は、ＣＰＵ２１と、二次元のディザ変換データマトリクスを保持するＲＯＭ２５と、そのディザ変換データマトリクス中の一部のディザ変換データを格納するためのＳＲＡＭ３３と、入力された多階調画像データを走査しながらディザ処理する色変換・ハーフトーニング回路２７とを備える。 - 特許庁

Then a p-type well 5a is formed under the region matching the opening section 4a of the element isolating film 3a in a core section and, at the same time, a p-type well 5b which is deeper than the element isolating film 3b is formed in a p-type epitaxial layer 2 in a SRAM section.例文帳に追加

次いで、レジスト４をマスクとしてＢ^+をイオン注入することにより、コア部において、素子分離膜３ａの開口部４ａに整合する領域の下にｐ型ウェル５ａを形成すると共に、ＳＲＡＭ部において、ｐ^-エピタキシャル層２内に素子分離膜３ｂより深いｐ型ウェル５ｂを形成する。 - 特許庁

The semiconductor storage device constituting a SRAM cell is equipped with: first and second inverters formed so that the input end and output end are connected in the crossed state; a first power control circuit 11 for supplying the power to the first inverter; and a second power control circuit 12 for supplying the power to the second inverter.例文帳に追加

半導体記憶装置は、ＳＲＡＭセルを構成し、入力端と出力端とがクロスに接続してなる第１、第２のインバータと、第１のインバータに電源を供給する第１の電源制御回路１１と、第２のインバータに電源を供給する第２の電源制御回路１２とを具備する。 - 特許庁

To provide a multipurpose optimization design support technology to be used for a design of an SRAM shape or the like, wherein when a predetermined accuracy condition is applied in a specific value range of an objective function, correspondence relation between a design parameter group satisfying the accuracy condition and the objective function can be calculated by a small number of design parameter sample groups.例文帳に追加

ＳＲＡＭ形状等の設計に用いられる多目的最適化設計支援技術に関し、目的関数の特定の値域で所定の精度条件が与えられたときに、その精度条件を満たすような設計パラメータ組と目的関数との対応関係を、少ない設計パラメータサンプル組数で算出可能とする。 - 特許庁

When opening of a cover as processing before unloading the storage medium is detected, an overall controller 21 limits effective data to be stored in the storage medium to frames that have been stored in a temporary storage medium SRAM 15 (For a normal stop operation, effective data are limited to frames of data under encode processing).例文帳に追加

全体制御部２１は、記録媒体取出しの前処理であるふたオープンを検知すると、記録媒体に記録する対象の有効データをその時点で一時記憶装置ＳＲＡＭ１５に保存済みのフレームまでに限定する（通常の記録停止であれば、その時点で符号化処理中のデータのフレームまでを有効データとする）。 - 特許庁

Since the threshold value of the transistor which has trapped the hole and the electron in the crystal defect fluctuates, the difference in a drain current due to the fluctuation of the threshold values of a NMOS transistor 201 and a NMOS transistor 202 provided in the storage part 200 is detected by a sense amplifying circuit provided in a SRAM part 100 to read the stored data.例文帳に追加

結晶欠陥に正孔又は電子をトラップしたトランジスタは閾値が変化するので、記憶部２００が備えるＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２の閾値の変化によるドレイン電流の差をＳＲＡＭ部１００が備えるセンスアンプ回路で検出することにより記憶されたデータの読み出しを行う。 - 特許庁

In a CMOS SRAM device having its memory cell comprising six transistors, the channel widths (gate widths) of drive and access transistors MN1, MN3 which constitute one of the two sets of CMOS inverters are made nearly equal to each other and are made larger than the channel widths of drive and access transistors MN0, MN2 which constitute the other of the two sets of CMOS inverters.例文帳に追加

６トランジスタ構成のメモリセルを有するＣＭＯＳ型のＳＲＡＭ装置において、一方の組のドライブトランジスタＭＮ１およびアセストランジスタＭＮ３のチャネル幅（ゲート幅）が略同一であり、かつ該チャネル幅は他方の組のドライブトランジスタＭＮ０およびアクセストランジスタＭＮ２のチャネル幅よりも大きくする。 - 特許庁

To provide a semiconductor device and a method of manufacturing the semiconductor device, whereby in the semiconductor device using a gate electrode such as SRAM, a gate electrode pattern is formed faithful to a reticle pattern, without making complicated layout design, and the region of the gate electrode pattern is reduced, as compared with prior art.例文帳に追加

ＳＲＡＭのようなゲート電極を用いる半導体装置において、複雑なレイアウト設計を経ないでレティクルパターンに忠実にゲート電極パターンが形成され、しかもこのゲート電極パターンの面積が従来より低減されて形成される半導体装置及び半導体装置の製造方法を提供する。 - 特許庁

The microprocessor for use in a personal computer or the like comprises a bus state controller BSC which includes control registers such as wait control registers WCR1 and WCR2 and is capable of parallelly controlling interfaces of various semiconductor memories such as a ROM, a burst ROM, a SRAM, a PSRAM, a DRAM and a synchronous DRAM and PC cards such as memory and I/O cards.例文帳に追加

パーソナルコンピュータ等に内蔵されるマイクロプロセッサに、ウェイトコントロールレジスタＷＣＲ１及びＷＣＲ２等のコントロールレジスタを含みかつＲＯＭ，バーストＲＯＭ，ＳＲＡＭ，ＰＳＲＡＭ，ＤＲＡＭ及びシンクロナスＤＲＡＭ等の各種半導体メモリやメモリカード及びＩ／Ｏカード等のＰＣカードのインターフェイスを並行制御しうるバスステートコントローラＢＳＣを設ける。 - 特許庁

To detect defective cells being repairable out of articles which do not meet the specified standard in a test method by which such cells are detected so that the defective cells of a SRAM pellet provided with redundant cells are switched to redundant cells and switching work is performed.例文帳に追加

冗長セルを備えたＳＲＡＭペレットの不良の内セルの欠陥に起因し、その欠陥セルを冗長セルに切り替えれば良品化するようなセルを見つけ出し、切り替え工事を行うための検査方法において、従来不良としていた回路電流規格はずれ品の一部を修復可能なものとして欠陥セルを見つけ出す。 - 特許庁

To reduce a circuit scale and to reduce current consumption when an erroneous write-in preventive circuit charging a bit line is provided for preventing that a memory cell unnecessary of write-in is erroneously written in due to wiring capacitance between adjacent bit lines in an SRAM using a four Tr(transistor) memory cell.例文帳に追加

４Ｔｒメモリセル使用のＳＲＡＭにおいて、隣接するビット線間の配線容量により書き込みの必要のないメモリセルが誤書き込みされるのを防止するために、ビット線を充電する誤書き込み防止回路を設ける場合に、回路規模を縮小すると共に、消費電流を低減する。 - 特許庁

The technique maintains compatibility with a static random access memory (SRAM) having a wide byte and a flash memory having a fixed input output byte by selectively activating the byte of data being inputted and outputted and changes a program using the nonvolatile ferroelectric register in a software type method.例文帳に追加

このような本発明は、入出力されるデータのバイトを選択的に活性化させワーイドバイトを有するＳＲＡＭ（Static Random Access Memory）、及び固定された入出力バイトを有するフラッシュメモリとの互換性を維持することができ、不揮発性強誘電体レジスタを利用してソフトウェア的な方法でプログラムを変更することができるようにする。 - 特許庁

When the host CPU 11 completes the data return processing to store the data in an EEPROM 12 in an SRAM 13, the main relay OFF signal is output to the communication IC 14, and when the communication IC 14 records the communication history with the host CPU 11 in a memory, completion of the data return processing is stored.例文帳に追加

そして、ホストＣＰＵ１１がＥＥＰＲＯＭ１２のデータをＳＲＡＭ１３に記憶するデータ復帰処理を完了すると、通信ＩＣ１４にメインリレーオフ信号を出力し、通信ＩＣ１４がホストＣＰＵ１１との通信履歴をメモリに記録することにより、データ復帰処理完了を記憶する。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁