「sRAM」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

The display device 1 has a SRAM 12 for storing the screen data, and displays graphic data on a display 14 according to the screen data and executes the sequential programs associated with the respective screen components in the display screen.例文帳に追加

表示装置１は、前記画面データを格納するＳＲＡＭ１２を有し、前記画面データに基づいて図形データをディスプレイ１４に表示するとともに、表示画面内の各画面部品に関連付けられたシーケンスプログラムを実行する。 - 特許庁

If the product program is not stored in the flash memory 12, the CPU 21 transfers a bootloader from a host computer 2 to SRAM 22 through a serial I/F 26, and performs initialization of an USB I/F 25 by executing the bootloader.例文帳に追加

フラッシュメモリ１２に製品プログラムが格納されていない場合には、ＣＰＵ２１は、シリアルＩ／Ｆ２６を介してブートローダをホストコンピュータ２からＳＲＡＭ２２に転送し、ブートローダを実行することによってＵＳＢ Ｉ／Ｆ２５の初期化を行なう。 - 特許庁

The semiconductor device comprises an SRAM cell including a pair of inverters consisting of a driver transistor and a load transistor, being so connected that an input and output form a cross-couple, and a pair of access transistors connected to the outputs of the paired inverter.例文帳に追加

半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備える。 - 特許庁

An extra bus control apparatus 2 comprises a first and a second extra bus controllers 15 and 16 corresponded respectively to a plurality of devices, such as a SRAM (Static Random Access Memory) and a DRAM (Dynamic Random Access Memory) connected to an extra bus EXBUS, and an extra bus arbiter 17.例文帳に追加

外部バス制御装置２は、外部バスＥＸＢＵＳに接続された複数の装置（例えば、ＳＲＡＭ、ＤＲＡＭ）に各々対応した第１及び第２バスコントローラ１５、１６と、外部バスアービタ１７とを有している。 - 特許庁

When a power source is supplied, a picture is read from a fingerprint reading sensor 200 and the random number is preserved in an SRAM 140 in an ASIC 100 as a cipher key (for example, a DES key with 56 bits) for seizing a cipher.例文帳に追加

電源が投入されたとき、指紋読み取りセンサ２００から画像読み取りを行い、その乱数を暗号用シーズである暗号鍵（例えば５６ｂｉｔのＤＥＳキー）としてＡＳＩＣ１００内のＳＲＡＭ１４０に保存する。 - 特許庁

The data control part 40 outputs a data signal DT2 read out from the synchronous SRAM 2 in synchronization with the leading phase clock signal CK to the processor 1 as a data signal DT1 in synchronization with the clock signal CK.例文帳に追加

データ制御部４０は、位相の進んだクロック信号ＣＫに同期して同期式ＳＲＡＭ２から読み出されたデータ信号ＤＴ２を、このクロック信号ＣＫに同期してデータ信号ＤＴ１としてプロセッサ１へ出力する。 - 特許庁

This device is provided with a SRAM0 and a SRAM1 being a pair of SRAM array, in the SRAM0 and the SRAM1, read-out and write-in of data can be performed for an external CPU from/in the SRAM0 and the SRAM1 by an I/O pin.例文帳に追加

一対のＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１が設けられており、ＳＲＡＭ０およびＳＲＡＭ１が、外部ＣＰＵに対して、Ｉ／Ｏピンによって、データの読み出しおよび書き込みが可能になっている。 - 特許庁

A MPU(micro-processor unit) 2 controls a card interface unit 4 reading a program of a ROM 3 and exchanging data with a host, a SRAM interface and data transfer control unit 5, an error detection/correction unit 7, and a flash memory control unit 8.例文帳に追加

ＭＰＵ２はＲＯＭ３のプログラムを読んでホストとデータのやり取りをするカードインターフェイスユニット４、ＳＲＡＭインターフェイス兼データ転送制御ユニット５、エラー検出・訂正ユニット７、フラッシュメモリ制御ユニット８を制御する。 - 特許庁

Then, a selector 33 selectively outputs, to a CPU, either the output of the ROM 13 or the output of the SRAM 30 corresponding to the contents of the flag register 32 when the CPU accesses the preset area 34.例文帳に追加

そして、セレクタ３３は、ＣＰＵがＰｒｅｓｅｔ領域３４にアクセスするときに、フラグレジスタ３２の内容に応じてＲＯＭ１３の出力およびＳＲＡＭ３０の出力のいずれかを選択的にＣＰＵに出力する。 - 特許庁

The CPU 12 performs the initialization/setting of the system by referring to a parameter on the SRAM 16, and reads the main program from the NAND flash memory 30 after the initialization of the system, and stores it in a DRAM 20, and starts the main program.例文帳に追加

ＣＰＵ１２は、ＳＲＡＭ１６上のパラメータを参照し、システムの初期化・設定を行い、システムの初期化後にＮＡＮＤフラッシュメモリ３０からメインプログラムを読み出し、ＤＲＡＭ２０に格納し、ここでメインプログラムを起動させる。 - 特許庁

In an SRAM cell array to be formed on a semiconductor layer on an insulating layer, the bodies of an access transistor and a driver transistor of each cell are isolated in units of cells through trench isolation reaching up to the insulating layer (perfect isolation).例文帳に追加

絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。 - 特許庁

The SRAM is provided with memory cells 10, and a control circuit 30 in which a signal level of a signal to be used for accessing the memory cell 10 is changed and disturbance is applied to the memory cell 10 during a test mode and a normal mode.例文帳に追加

本発明によるＳＲＡＭは、メモリセル１０と、テストモード時、通常モード時においてメモリセル１０へのアクセスに利用される信号の信号レベルを変更し、メモリセル１０に対してディスターブをかける制御回路３０とを具備する。 - 特許庁

This backup state discriminating device being a first embodiment of this invention is constituted of a control part 1, an A/D converter 2, an analog SW 3, an SRAM 4, a serial time clock 5, a secondary battery 6, a resistance 7, a diode 8, and an FROM 9.例文帳に追加

本発明の第１の実施形態であるバックアップ状態判別装置は、制御部１と、Ａ／Ｄコンバータ２と、アナログＳＷ３と、ＳＲＡＭ４と、リアルタイムクロック５と、二次電池６と、抵抗７と、ダイオード８と、ＦＲＯＭ９と、を有して構成される。 - 特許庁

To reduce bit line delay due to a wiring parasitic capacity in an SRAM in which an nMOS transistor formation region and a pMOS transistor formation region are arranged so as to be extended to the Same direction as a bit line.例文帳に追加

ｎＭＯＳトランジスタ形成領域およびｐＭＯＳトランジスタ形成領域がそれぞれビット線と同じ方向に延在するように配置された構成を有するＳＲＡＭにおいて、配線寄生容量に起因したビット線遅延を低減させる。 - 特許庁

High potential side power wiring 3a is arranged so that they can cross digit lines DT and DB of an SRAM memory cell, and about half of the full parasitic capacities of the digit lines DT and DB is set as a wiring capacity Cvdd of the high potential side power source wiring 3a.例文帳に追加

ＳＲＡＭメモリセルのディジット線ＤＴ，ＤＢに交差させて高電位側電源配線３ａを配置し、ディジット線ＤＴ，ＤＢの全寄生容量の約半分が対高電位側配線３ａの配線容量Ｃ_vddに設定する。 - 特許庁

To obtain a word line drive power source circuit in which data written in a cell is held by controlling voltage given to a word line of a no-load type CMOS transistor SRAM cell and current consumption at the time of standby can be suppressed to the minimum.例文帳に追加

無負荷型ＣＭＯＳ４トランジスタＳＲＡＭセルのワード線に与える電圧を制御して、セルに書き込まれたデータを保持し、かつスタンバイ時の消費電流を最小限に抑えることのできるワード線駆動電源回路を提供する。 - 特許庁

A DMA timing control circuit 108 outputs an address issue enable signal AVARID in response to requests REQ1 to 3 from respective channels 121 to 123 and allows a memory controller 130 to issue addresses to a DRAM 131 and an SRAM 132.例文帳に追加

ＤＭＡタイミング制御回路１０８は、各チャンネル１２１〜１２３からのリクエストＲＥＱ１〜３に応じてアドレス発行許可信号ＡＶＡＲＩＤを出力してメモリ・コントローラ１３０にＤＲＡＭ１３１およびＳＲＡＭ１３２へのアドレス発行を許可する。 - 特許庁

To provide a semiconductor integrated circuit equipped with a flip-flop type memory cell such as an SRAM, which reduces cycle time and power consumption, further suppresses increase in the area thereof while preventing data destruction of a non-selection memory cell during write circle.例文帳に追加

ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにする。 - 特許庁

A CMOS-SRAM equipped with a plurality of full CMOS type memory cells 1 arranged in a two-dimensional array in line and columnar directions is provided with a capacity plate 2 for reducing software error by adding a capacity to nodes ND1 and ND2.例文帳に追加

行方向及び列方向に２次元配列で配置された複数のフルＣＭＯＳ型のメモリセル１を備えたＣＭＯＳ−ＳＲＡＭには、ノードＮＤ１、ＮＤ２に容量を付加してソフトエラーを低減する容量プレート２が設けられている。 - 特許庁

The control part 1 performs prescribed processing based on the data written in the SDRAM 3 when a power is supplied, and reads the data from the SRAM 4 when a power is restored, and resumes an operation from the status before power failure based on the read data.例文帳に追加

制御部１は、電源通電時にＳＤＲＡＭ３に書き込まれたデータを基に所定の処理を行うと共に、電源復帰時にＳＲＡＭ４からデータを読み出し、この読み出したデータを基に停電前の状態から動作を再開する。 - 特許庁

A CPU 101 writes information preliminarily written in an internal register of each unit to a Back Up SRAM 105 on switching the operation mode of the image processor 1 between a general operation mode and an energy-saving mode.例文帳に追加

ＣＰＵ１０１は、画像処理装置１の動作モードを通常動作モードと省エネモードの間で双方に切り換えるにあたり、予め各ユニットが有する内部レジスタに書き込まれている情報をＢａｃｋ Ｕｐ ＳＲＡＭ１０５に書き込む。 - 特許庁

To provide a SRAM cell which can reduce the size of a source driver IC chip while taking account of constraint required for the source driver IC for driving an LCD panel for portable apparatus and can ensure stabilized yield.例文帳に追加

携帯機器用ＬＣＤパネルを駆動するソースドライバＩＣに要求される制約を考慮してソースドライバＩＣチップのサイズを小さくすることができるとともに、安定した歩留まりを確保することができるＳＲＡＭセルを提供することを目的とする。 - 特許庁

To provide a SRAM in which a leak current of memory cells can be reduced with simple constitution without requiring a circuit for varying power source potential of a memory cell and well potential of a transistor of a memory cell, and a process for forming a variable resistor.例文帳に追加

メモリセルの電源電位やメモリセルのトランジスタのウエル電位を可変させるための回路や、可変抵抗を形成するためのプロセスを要せず、簡単な構成でメモリセルのリーク電流の低減化を図ることができるＳＲＡＭを提供する。 - 特許庁

The SRAM cell is provided with cross-linked pnp pull-up devices P1, P2 and npn pull-down devices N1, N2, the P1, P2 devices are connected to a power supply VDD, and the N1 N2 devices are connected to the ground through the P + diffusion area.例文帳に追加

本ＳＲＡＭセルは、交差結合されたｐｎｐプルアップ・デバイスＰ１、Ｐ２およびｎｐｎプルダウン・デバイスＮ１、Ｎ２を備え、Ｐ１、Ｐ２デバイスは電源ＶＤＤに接続され、Ｎ１、Ｎ２デバイスはＰ＋拡散領域を通してグランドに結合されている。 - 特許庁

In the case of detecting the opening/closing of a door 3, a CPU 42 of the main board 4 outputs a 1-pulse signal to a hall computer 70 in an active mode and a CPU 52 of the sub board 5 stores opening/closing time and date information in an SRAM 53 in the active mode.例文帳に追加

扉３の開閉が検出された場合に、主基板４のＣＰＵ４２は、１パルス信号をアクティブモードでホールコンピュータ７０に出力し、副基板５のＣＰＵ５２は、開閉日時情報をアクティブモードでＳＲＡＭ５３に記憶する。 - 特許庁

As a result, even if abnormality is caused in the processor 1, register information showing the operating state just before can be read and used to analyze the cause of the abnormality since the information is stored in the Back Up SRAM 105.例文帳に追加

その結果、仮に画像処理装置１に異常が生じても、その直前の動作状況を示すレジスタ情報がＢａｃｋ Ｕｐ ＳＲＡＭ１０５に保存されているため、その情報を読み出し異常の原因解析に役立てることができる。 - 特許庁

To provide a semiconductor device forming a SRAM having a fin-like structure or the like into a micro structure that suppresses dispersion in dimensions, a method for manufacturing a semiconductor device that easily manufactures the semiconductor device, and a semiconductor memory device.例文帳に追加

フィン状の構造を有するＳＲＡＭ等を微細な構造にし、寸法的なばらつきを抑える半導体装置及びその半導体装置を容易に製造すること半導体装置の製造方法及び半導体記憶装置を提供する。 - 特許庁

In the SRAM cell circuit, a positive feedback circuit is constituted by connecting an output node of a first inverter and an input node of a second inverter and also connecting the output node of the second inverter and the input node of the first inverter with a feedback control transistor.例文帳に追加

ＳＲＡＭセル回路は、第一のインバータの出力ノードを第二のインバータの入力ノードを接続し、且つ第二のインバータの出力ノードと第一のインバータの入力ノード間を帰還制御トランジスタで接続して正帰還回路を構成する。 - 特許庁

And when the facsimile equipment is started by a program of a main body flash ROM 2, the CPU 1 reads a prescribed piece of data of the flash card 5 and displays whether it is a main body program or SRAM data or unknown data on a display panel 4 (S22).例文帳に追加

そして、ＣＰＵ１は、本体フラッシュＲＯＭ２のプログラムでファクシミリ装置が起動されている場合、フラッシュカード５の所定のデータを読み取り、本体プログラムであるかＳＲＡＭデータであるか不明なデータであるかを表示パネル４に表示する（Ｓ２２）。 - 特許庁

In the SRAM cell 101, a first body region of access transistors Q5, Q6 and a second body region of driver transistors are electrically connected with a gate electrode of access transistors Q5, Q6 via first contacts 45, 46.例文帳に追加

さらに、ＳＲＡＭセル１０１において、第一のコンタクト４５，４６を介して、アクセストランジスタＱ５，Ｑ６の第一のボディー領域およびドライバートランジスタの第二のボディー領域と、アクセストランジスタＱ５，Ｑ６のゲート電極とを電気的に接続する。 - 特許庁

The semiconductor device is applied to an SRAM to be manufactured by using an SOI substrate comprising a silicon supporting substrate 130, an insulating layer 132 formed on the support substrate 130, and an SOI layer 134 formed on the insulating layer 132.例文帳に追加

半導体装置は、シリコン支持基板１３０と、支持基板１３０上に形成される絶縁層１３２と、絶縁層１３２上に形成されるＳＯＩ層１３４とからなるＳＯＩ基板を用いて製造されるＳＲＡＭに適用される。 - 特許庁

When the power supply of a digital camera is turned on, the operation of each part of a device is controlled according to the program, and data, etc., necessary for control are temporarily stored in a RAM 73 and a local SRAM 71 existing in a digital still camera processor 62.例文帳に追加

デジタルカメラの電源がオン状態になると、プログラムに従って装置各部の動作を制御すると共に、制御に必要なデータ等を一時的にＲＡＭ７３およびデジタルスチルカメラプロセッサ６２内にあるＬｏｃａｌ ＳＲＡＭ７１に保存する。 - 特許庁

Also, between the basic circuits comprising the two sets of CMOS inverters, the off-leakage currents of the inverters are made unsymmetrical to cut down the leakage current of the SRAM device which is generated in its waiting time, while securing the large cell-current of one of the two sets of CMOS inverters.例文帳に追加

また、２組のＣＭＯＳインバータからなる基本回路間でインバータのオフリーク電流の大きさを非対称にすることにより、一方の組で大きいセル電流を確保しつつ、当該ＳＲＡＭにおける待機時のリーク電流を削減する。 - 特許庁

The odd write signal generation circuit generates an odd write address signal WA-O while using 1 as an initial value and 127 as a maximum address together with an odd write enable signal WE-O with the signal WE as reference and supplies it to the SRAM 3.例文帳に追加

奇数ライト信号生成回路は、ライトイネーブル信号ＷＥを基準に、１を初期値とし１２７を最大アドレスとする奇数ライトアドレス信号ＷＡ＿Ｏを奇数ライトイネーブル信号ＷＥ＿Ｏとともに生成して、ＳＲＡＭ３に供給する。 - 特許庁

The demodulation section 12 specifies the frame number of a frame currently reproduced by the combination of synchronization patterns and successively stores the demodulated data into the prescribed regions of an SRAM 13 based on the specified frame number.例文帳に追加

そして、復調部１２は、検出された同期パターンの組み合わせにより、現在再生されているフレームのフレーム番号を特定し、特定したフレーム番号に基づき、復調されたデータをＳＲＡＭ１３の所定の領域に逐次格納する。 - 特許庁

In the SRAM block, an error in a memory cell having a small operating margin which is caused by a variation in threshold voltage is generated intentionally by an acceleration test, so as to previously perform a predictive diagnosis of an error that occurs during a normal operation.例文帳に追加

ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。 - 特許庁

To provide an SRAM (Static Random Access Memory) which can reduce a memory cell area effectively while ensuring a margin for mask misregistration or the like in the formation of a gate wiring and a contact hole or the like.例文帳に追加

ゲート配線やコンタクトホール等の形成の際のマスクずれ等に対するマージンを確保しながら、メモリセル面積を効率的に縮小することが可能なＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を提供する。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

This semiconductor memory device has 1st and 2nd additional FETs (N1, P1) added and disposed in parallel on one of the potential lines DL, SL to supply a first and second drive voltages VDD, VSS to each of memory cells 24 in the SRAM.例文帳に追加

半導体記憶装置は、第１及び第２の駆動電位ＶＤＤ、ＶＳＳをＳＲＡＭの各メモリセル２４に供給する電位線ＤＬ、ＳＬの一方の上に並列に配設された第１及び第２の追加ＦＥＴ・Ｎ１、Ｐ１を有する。 - 特許庁

In addition to the high-resistance loads 1 and 2 of the memory cell of an SRAM, a load nMOS is added to turn ON when the power supply potential Vdd is reduced and in a chip selecting signal CS "H" level section (standby state), and the destruction of the data is suppressed.例文帳に追加

ＳＲＡＭのメモリセルの高抵抗負荷１、高抵抗負荷２に加えて、電源電位Ｖｄｄの低下時及びチップセレクト信号ＣＳ”Ｈ”レベル区間（スタンバイ状態）にてオンさせる負荷ｎＭＯＳを付加し、該データの破壊を抑制する。 - 特許庁

8-bit read data RD outputted from a terminal DO of an SRAM 11 is divided by 4 bits, and they are connected to data output terminals 4a and 4b through selectors 14a and 14b and three-state output buffers 15a and 15b respectively.例文帳に追加

ＳＲＡＭ１１の端子ＤＯから出力される８ビットの読み出しデータＲＤを、４ビットずつに分離し、それぞれセレクタ１４ａ，１４ｂと３ステートの出力バッファ１５ａ、１５ｂを介してデータ出力端子４ａ，４ｂに接続する。 - 特許庁

A main CPU (central processing unit) 55, when starting, develops and copies the various types of unique parameters stored in SRAM (synchronous RAM) card 48 corresponding to unique IDs (identifications) for respective scopes to DPRAM (dual board RAM) 68 and SDRAM (synchronous dual RAM) 69a, and makes them usable by the parameters.例文帳に追加

起動時には、メインＣＰＵ５５は、各スコープに固有なＩＤに対応するＳＲＡＭカード４８に格納された各種の固有パラメータをＤＰＲＡＭ６８及びＳＤＲＡＭ６９ａに展開、コピーして、そのパラメータで使用できるようにする。 - 特許庁

To verify simultaneously these RAMs by a checker system for a short time by generating a verifying signal for each RAMs of which the number of columns is different, in a semiconductor integrated circuit provided with storage devices such as SRAM, DRAM, or the like of which the number of columns is different.例文帳に追加

カラム数が異なるＳＲＡＭ、ＤＲＡＭ等の記憶装置を備えた半導体集積回路において、これらのカラム数が異なるＲＡＭ別に検証信号を生成して、これ等ＲＡＭを同時にチェッカー方式により短時間で良好に検証する。 - 特許庁

Then the program information and the tape position information are read from the SRAM 72 and an icon addition section 50 adds icons based on the information above and a display monitor 52 uses the information above and the icons to display information of contents recorded in the recording medium.例文帳に追加

その後、ＳＲＡＭ７２から番組情報とテープ位置情報とを読み出し、それらの情報に基づいて、アイコン追加部５０は、アイコンを追加し、表示モニタ５２は、それらの情報とアイコンを用いて、記録媒体に記録されている内容の情報を表示する。 - 特許庁

To enable the test of the other chips during the data holding test period of an SRM in a composite semiconductor device where a SRAM(static RAM) chip and the other IC chips are included and the corresponding output terminals of both chips are connected in common to a single external output terminal.例文帳に追加

ＳＲＡＭチップと他のＩＣチップとを含み、該両チップの対応する出力端子が、単一の外部出力端子に共通接続されて成る複合半導体装置に於いて、ＳＲＡＭのデータ保持テスト期間中に、他のチップのテストを可能とする。 - 特許庁