「sRAM」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

The storage part 3 stores context IDs used in the execution of programs or processes in association with SRAM access patterns in the execution of the programs or processes.例文帳に追加

格納部３は、プログラムまたはプロセスの実行時に使用されているコンテクストＩＤを、これらのプログラムまたはプロセスの実行時におけるＳＲＡＭのアクセスパターンと関連づけて格納する。 - 特許庁

To enable fast memory access by access to an SRAM irrelevantly to whether cache memory constitution of processes performed by a controller of decoding equipment performing various processes is suitable.例文帳に追加

様々な処理を行う復号機器の制御装置において行われる処理のキャッシュメモリ構成の適不適によらず、ＳＲＡＭへのアクセスによって高速メモリアクセスを可能とする事。 - 特許庁

In a SRAM macro-cell 1 provided in a semiconductor integrated circuit device, a clock synchronous circuit 6 is provided at a post stage of input latch circuits 4, 5 to which an address signal is inputted.例文帳に追加

半導体集積回路装置に備えられたＳＲＡＭマクロセル１において、アドレス信号が入力される入力ラッチ回路４，５の後段には、クロック同期回路６が設けられている。 - 特許庁

The access transistors have threshold voltages (Vt) lower than those of the pull-down transistors, which enables the SRAM cell to effectively maintain a logic "1" potential during standby.例文帳に追加

アクセス・トランジスタはプルダウン・トランジスタよりも低い閾値電圧（Ｖｔ）を有し、これによって、ＳＲＡＭセルは、スタンバイ中に、論理「１」の電位を効果的に維持することができるようになる。 - 特許庁

A memory cell 100 of an SRAM comprises gate electrodes 161, 162, and 163 formed on a silicon substrate and an interlayer insulating film covering the gate electrodes 161, 162, and 163.例文帳に追加

ＳＲＡＭのメモリセル１００は、シリコン基板の上に形成されたゲート電極１６１、１６２および１６３と、ゲート電極１６１、１６２および１６３を覆う層間絶縁膜とを備える。 - 特許庁

The motion vector detection section 62 transfers pixel data from the frame memory 80 to the SRAM 66, whenever the motion vector detection section 62 searches the pixel data required to be referenced in the case of searching the motion vector.例文帳に追加

一方、動きベクトル検出部６２は、動きベクトルの探索の際に参照する必要のある画素データを探索の都度、フレームメモリ８０からＳＲＡＭ６６に転送する。 - 特許庁

An A/D converter 20 converts image signals from a camera body to digital signals in a focus evaluation value generator 14 of the autofocus system and a SRAM 22 stores the digital signals.例文帳に追加

オートフォーカスシステムの焦点評価値生成部１４においてカメラ本体からの映像信号はＡ／Ｄ変換器２０でデジタル信号に変換され、ＳＲＡＭ２２に格納される。 - 特許庁

A header area of the SRAM 40 is divided into areas of pages K, L and registers TNREGK, TNREGL for reserving the transferred number in the areas of the pages K, L are arranged.例文帳に追加

ＳＲＡＭ４０のヘッダ領域をページＫ、Ｌの領域に分割し、ページＫ、Ｌの領域での転送数を予約するためのレジスタＴＮＲＥＧＫ、ＴＮＲＥＧＬを設ける。 - 特許庁

This memory controller 121 is connected to an SRAM 122 allowing access by only a row address, a NOR type flash memory 123, and an SDRAM 124 allowing access by designating a row address and a column address.例文帳に追加

メモリコントローラ１２１を、行アドレスのみでアクセスできるＳＲＡＭ１２２、ＮＯＲ型フラッシュメモリ１２３と、行アドレスと列アドレスを指定してアクセスできるＳＤＲＡＭ１２４とに接続する。 - 特許庁

The RAM 10a is provided with a flash interface circuit 19 which generates control signals required for data access to the flash memory 60 in synchronism with the command from the CPU 70, and a pseudo SRAM 29, a memory device capable of random access, to read and write data or the flash memory 60 or the pseudo SRAM according to the command from the CPU 70.例文帳に追加

ＲＡＭ１０ａは、ＣＰＵ７０からの指令に同期して、フラッシュメモリ６０に対するデータのアクセスに必要な制御信号を生成するフラッシュインタフェース回路１９と、ランダムアクセス可能なメモリ素子である擬似ＳＲＡＭ２９とを備え、ＣＰＵ７０からの指令に応じて、フラッシュメモリ６０または擬似ＳＲＡＭ２９に対して、データの読み出し、書き込みを行なう。 - 特許庁

This intra-ATM-network synchronization circuit 11 is provided with the preceding stage SRAM 17 of a large capacity for storing ATM cells from an upstream side system 13, plural poststage SRAMs 191 and 192 for distributing and storing the ATM cells from the preceding stage SRAM by one cell, and a selector circuit 21 for successively sending out the ATM cells from the respective poststage SRAMs to a downstream side system 15.例文帳に追加

このＡＴＭ網内同期回路１１は、上流側システム１３からのＡＴＭセルを格納する大容量の前段ＳＲＡＭ１７と、前段ＳＲＡＭからのＡＴＭセルを１セル毎に振り分けて格納する複数の後段ＳＲＡＭ１９１及び１９２と、各後段ＳＲＡＭからのＡＴＭセルを順次に下流側システム１５に送出するセレクタ回路２１とを具える。 - 特許庁

This semiconductor integrated circuit is provided with a synchronous SRAM 1, a signal generating circuit 2A generating a chip selecting signal, a clock signal, and the like supplied to the synchronous SRAM 1, a voltage setting circuit 4 setting voltage of a system power source line 3, and a controller 5A controlling the signal generating circuit 2A and the voltage setting circuit 4.例文帳に追加

本発明の実施の形態による半導体集積回路は、同期式ＳＲＡＭ１と、同期式のＲＡＭ１に供給するチップ選択信号、クロック信号等を生成する信号生成回路２Ａと、システム電源線３の電圧設定を行う電圧設定回路４と、信号生成回路２Ａと電圧設定回路４とを制御するコントローラ５Ａとを備える。 - 特許庁

There is no possibility that synchronous clocks outputted from semiconductor devices respectively belonging to different groups collide with each other in a timing manner because only synchronous clocks outputted by semiconductor devices of groups that output valid data are selected and outputted at the time of outputting synchronous clocks (e.g. SRAM echo clock of DDR specification) synchronized with a data output.例文帳に追加

データ出力に同期した同期クロック（例えば、ＤＤＲ仕様のSRAMのエコークロック）を出力する際、有効なデータを出力している組の半導体記憶装置が出力した同期クロックのみを選択出力するようにしたため、それぞれ異なる組に属する半導体記憶装置から出力された同期クロック同士がタイミング的に衝突するおそれがなくなる。 - 特許庁

The semiconductor device includes a SRAM 12 being a test object circuit, an input terminal 13 to which a tester clock signal Tc1 is input from the outside, a BIST circuit 11 performing a logical test of the SRAM 12 for each cycle of the tester clock signal Tc1, and an output terminal 15 outputting a test result signal Ts indicating a test result in the BIST circuit 11 to the outside.例文帳に追加

テスト対象回路であるＳＲＡＭ１２と、外部からテスタクロック信号Ｔｃｌを入力する入力端子１３と、テスタクロック信号Ｔｃｌのサイクル毎にＳＲＡＭ１２の論理的なテストを行うＢＩＳＴ回路１１と、ＢＩＳＴ回路１１におけるテスト結果を表すテスト結果信号Ｔｓを外部に出力する出力端子１５と、を備える。 - 特許庁

To lessen a memory cell in size dispensing with a layout margin in contact between the upper and lower wiring layer of an SRAM and to enable a semiconductor memory device to operate at a high speed by lessening bit lines in wiring capacitance.例文帳に追加

ＳＲＡＭの上下配線層間のコンタクトにおけるレイアウトマージンを不要にしてメモリセルの縮小化を図るとともに、ビット線における配線容量を低減して高速動作を可能にする。 - 特許庁

To analyze presence or non-presence of failure in each wiring layer with a process failure analysis utilizing an SRAM circuit for a semiconductor device including the wiring layers of four or more layers.例文帳に追加

配線層が４層以上である半導体装置について、ＳＲＡＭ回路を利用したプロセス不良解析によって、各配線層での不良の有無を解析できる半導体装置を提供する - 特許庁

In a SRAM, a power source of a word line driver 21 is supplied from a series node of a first transistor and a second transistor being same type and same size as a transfer transistor and a driver transistor of a memory cell 22 respectively.例文帳に追加

ＳＲＡＭは、メモリセルのトランスファトランジスタ及びドライバトランジスタと夫々同型式、同サイズの第１トランジスタ及び第２トランジスタの直列ノードからワード線ドライバの電源を供給する。 - 特許庁

A low-integration and high-speed memory array 53, for example, represented by an SRAM is formed on a semiconductor substrate, and a high-integration and low-speed memory array 54 represented by a flash memory is formed on its upper layer.例文帳に追加

例えば、ＳＲＡＭに代表される低集積で高速なメモリアレイ５３を半導体基板上に形成し、その上層にフラッシュメモリに代表される高集積で低速なメモリアレイ５４を形成する。 - 特許庁

Further, a channel width of a pull-down transistor can be reduced thereby decreasing the size of a high performance six transistor SRAM cell without affecting the stability of the cell during access.例文帳に追加

さらに、プルダウン・トランジスタのチャネル幅を減少させることができ、これによって、アクセス中にセルの安定性に影響を及ぼすことなく、高性能６トランジスタＳＲＡＭセルのサイズを減少させる。 - 特許庁

To provide an architecture capable of avoiding an error by previously carrying out a predictive diagnosis of a defective memory cell having a small margin in an SRAM block with an acceleration test, and to provide a defective memory cell predictive diagnosis method.例文帳に追加

ＳＲＡＭブロック内のマージンの小さい不良メモリセルを加速試験によって事前に予知診断を行い、エラーを回避できるアーキテクチャーおよび不良メモリセル予知診断方法を提供する。 - 特許庁

A CPU 302, in a normal mode, gives a time stamp at a predetermined interval to a SRAM 117, and, gives the time stamp, in a power-saving mode, rebooted by an alarm signal from a timer 118 as a trigger.例文帳に追加

ＣＰＵ３０２は、通常モード時は、所定間隔でＳＲＡＭ１１７にタイムスタンプを行い、省電力モード時は、タイマ１１８のアラーム信号をトリガとして復帰されてタイムスタンプを行う。 - 特許庁

A row decoder 9 that is provided at an SRAM is composed of sub row decoders 9-1-9-8 corresponding to word lines WL1-WL8, inverter gates 51 and 52, and a P-channel-type transistor 53.例文帳に追加

ＳＲＡＭに備えられたロウ・デコーダ９は，ワード線ＷＬ１〜ＷＬ８に対応するサブ・ロウ・デコーダ９−１〜９−８，およびインバータゲート５１，５２，Ｐチャネル型トランジスタ５３から構成されている。 - 特許庁

To provide an SRAM, wherein the distances between its drain in its n-well and its p-well can be prevented from decreasing, without increasing the length of its semi-recessed LOCOS oxide film.例文帳に追加

セミリセスＬＯＣＯＳ酸化膜２０の長さを大きくすることなく、ｐウェル１８とｎウェル１６のドレイン２８との距離を短くしないようにすることができるＳＲＡＭを提供すること。 - 特許庁

The CPU 21 writes data by a divided unit at a different timing when periodically writing into the SRAM 24, and writes all data to be written when writing at dropping of the voltage.例文帳に追加

ＣＰＵ２１は、ＳＲＡＭ２４への定期的なデータ書き込みに際し、分割した単位で異なるタイミングでデータを書き込み、電圧低下時のデータ書き込みに際し、書込対象の全てのデータを書き込む。 - 特許庁

To provide a vehicular electronic control device capable of shortening the data return time to an SRAM, and ready for an increase of the data quantity for control to be saved in a non-volatile ROM.例文帳に追加

ＳＲＡＭへのデータ復帰時間を短縮することができるとともに、不揮発性ＲＯＭに保存される制御用データ量拡大に対応することが可能な車両用電子制御装置を提供する。 - 特許庁

In a next cycle where writing is performed, a data deconcatenator 133 reads one 32-bit data from the one-port SRAM 132, deconcatenates the data into two 16-bit data units, and outputs them in two cycles.例文帳に追加

書き込みが行われた次のサイクルにおいて、データ分割部１３３は、１ポートSRAM１３２より３２ビットデータを１つ読み出し、それを２つの１６ビットデータに分割し、２サイクルかけて出力する。 - 特許庁

To increase write-in/read-out operation speed by shortening wiring length of a bus line connecting a write-in/read-out circuit and an input/output circuit in a semiconductor integrated circuit in which a SRAM is incorporated.例文帳に追加

ＳＲＡＭを内蔵した半導体集積回路において、書き込み／読み出し回路と入出力回路とを接続するバスラインの配線長を短縮して、書き込み／読み出し動作の高速化を図る。 - 特許庁

To provide a differential amplification sense amplifier circuit for detecting a defective characteristic margin of a memory cell due to a crystal defect etc. without an increase in the area of a memory cell region in a test of an SRAM.例文帳に追加

ＳＲＡＭの検査において、メモリセル領域の面積増加なく、結晶欠陥等によるメモリセルの特性マージン不良を初期検査で検出するための差動増幅型センスアンプ回路を提供する。 - 特許庁

When both the WI(A) and the WI(B) signals indicate the permission of writing, the CPU 21 permits the start of writing in the SRAM 24, and executes the writing of data for each data requiring simultaneity.例文帳に追加

ＣＰＵ２１は、ＷＩ（Ａ），ＷＩ（Ｂ）信号が共に書き込み許可を表すものであれば、ＳＲＡＭ２４への書き込み開始を許可し、同時性を要するデータ毎にデータの書き込みを実施する。 - 特許庁

To attain sure maintenance of stored data in an SRAM (Static Random Access Memory) by preventing the stored data from being destructed by a latch-up phenomenon even when a soft error occurs due to a neutron.例文帳に追加

ＳＲＡＭ（Static Random Access Memory）において、中性子によるソフトエラーが発生した場合であってもラッチアップ現象によって記憶データが破壊されることを防止して、記憶データを確実に維持できるようにする。 - 特許庁

When scanning of each part of the multi-gradation image data is started, the CPU 21 reads part of the dither conversion data to be applied to the part subjected to the scanning from the ROM 25 and writes the part to the SRAM 33.例文帳に追加

ＣＰＵ２１は、多階調画像データの各部分の走査が開始されるとき、その部分に適用すべき一部のディザ変換データをＲＯＭ２５から読み出してＳＲＡＭ３３に書き込む。 - 特許庁

A memory cell of an embodiment includes an SRAM memory cell provided with first and second inverters cross-coupled with each other and connected to the same power source node, and a first transfer transistor and a second transfer transistor.例文帳に追加

実施形態のメモリセルは、同一の電源ノードに接続され互いにクロスカップルされた第１、第２のインバータと、第１のトランスファトランジスタと、第２のトランスファトランジスタとを備えたＳＲＡＭメモリセルを備える。 - 特許庁

In a SRAM array 22 in which leak is improved at standby, when array lower supply voltage V_SS-WL is raised at the time of standby, word line driver lower supply voltage V_SS-WL is raised.例文帳に追加

スタンバイ時のリークが改善されたＳＲＡＭアレイ２２は、スタンバイ時に、アレイ・ロアー供給電圧Ｖ_ＳＳ−ＡＲＲＡＹを上げるとき、ワードライン・ドライバ・ロアー供給電圧Ｖ_ＳＳ−ＷＬを上げる。 - 特許庁

To widen a margin of an address setup in self-refresh operation and to increase burst access speed in an external refresh operation, in a pseudo SRAM having a self-refresh function.例文帳に追加

本発明は、セルフ・リフレッシュ機能を備える擬似ＳＲＡＭにおいて、セルフ・リフレッシュ動作時のアドレス・セットアップのマージンを拡げ、かつ、外部・リフレッシュ動作におけるバースト・アクセスを高速化できるようにする。 - 特許庁

To provide an SRAM type semiconductor device capable of preventing erroneous write while preventing the disturbance of write and without forming a parasitic bipolar transistor during a thyristor operation.例文帳に追加

サイリスタ動作時に、寄生バイポーラトランジスタを作らせず、書き込みのディスターブの発生を防止して、誤書き込みを防止することを可能にするＳＲＡＭ型の半導体装置とその製造方法を提供する。 - 特許庁

A machine control means selection means writes machine control means which are to be selected in respective systems in accordance with an input of MDI, into a SRAM (a means for storing a selection state of the machine control means).例文帳に追加

機械制御手段選択手段は、ＭＤＩの入力に応じて各系統の選択すべき機械制御手段をＳＲＡＭ（機械制御手段の選択状態を記憶する手段）に書き込む。 - 特許庁

Each gate electrode 7a, 7b, 8a, 8b of six MISFETs consisting the SRAM cell is extending therethrough in a line along the parallel direction (the direction of X) to the long side of the semiconductor chip.例文帳に追加

ＳＲＡＭセルを構成する６個のＭＩＳＦＥＴのそれぞれのゲート電極７ａ、７ｂ、８ａ、８ｂは、半導体チップの長辺と平行な方向（Ｘ方向）に沿って一列に延在している。 - 特許庁

The semiconductor device includes the pixel controller and driver of a liquid crystal display, and/or an image sensor, a static random access memory(SRAM), a silicon on insulator(SOI), and a three-dimensional integration circuit device.例文帳に追加

半導体デバイスには、液晶表示装置の画素コントローラ及びドライバ並びに、イメージセンサ、スタティックランダムアクセスメモリ（ＳＲＡＭ）、シリコンオンインシュレータ（ＳＯＩ）、及び３次元集積化回路デバイスが含まれる。 - 特許庁

To provide a pulse signal generating circuit capable of reducing a circuit scale and generating an output pulse signal of an arbitrary pulse width, and to provide an SRAM comprising this circuit.例文帳に追加

回路規模を縮小できるとともに、任意のパルス幅の出力パルス信号を生成することができるパルス信号生成回路及びこのパルス信号生成回路を有するＳＲＡＭを提供する。 - 特許庁

Almanac information of a GPS satellite is stored in a satellite data ROM 6; and when the almanac information is used at the start point, a retrieval work of the almanac data is abolished by transferring it to a SRAM 7.例文帳に追加

ＧＰＳ衛星のアルマナック情報を衛星データＲＯＭ６に記憶しておき、使用開始時点では、それをＳＲＡＭ７へ転送することにより、アルマナックデータの取得作業を廃止する。 - 特許庁

Information of the maximum voltage value at which storage data of the SRAM cell is not reversed during the sleep mode out of voltage values which can be output from the power source circuit 5 is stored in a power source control circuit 7.例文帳に追加

電源制御回路７に、電源回路５から出力させることができる電圧値のうち、スリープモード時にＳＲＡＭセルの記憶データを反転させない最大電圧値の情報を記憶させる。 - 特許庁

A CAM cell comprises a pair of SRAM cell, each of them comprises a pair of intersection-coupled inverter for storing data values and a pair of access device for accessing a pair of complementary bit line.例文帳に追加

ＣＡＭセルは１対のＳＲＡＭセルを含み、これらは各々、データ値を記憶するための１対の交差結合されたインバータと、相補ビット線対にアクセスするための１対のアクセスデバイスとを含む。 - 特許庁

A CLK generator circuit 30 changes the frequency of a read clock for reading data from the SRAM 22 to an HPF 24 to change the transmission rate of the image signals to the HPF 24.例文帳に追加

ＳＲＡＭ２２からＨＰＦ２４にデータを読み出すための読出しクロックの周波数がＣＬＫ発生回路３０により変更され、ＨＰＦ２４に対する映像信号の伝送速度が変更される。 - 特許庁

To provide a semiconductor memory of an asynchronous system in which restriction for skewness of an address can be relieved and read speed can be improved though the device is constituted so called a pseudo SRAM.例文帳に追加

いわゆる疑似ＳＲＡＭとして構成されながらも、アドレスのスキューに関する制限を緩和することができ、読み出し速度を改善することができる非同期式の半導体記憶装置を提供すること。 - 特許庁

The EDRAM 12 includes plural pairs of DRAM banks 16 and SRAM caches 18, each bank includes a matrix-shaped storage position and storage data for its one column can be loaded to a corresponding cache.例文帳に追加

ＥＤＲＡＭ１２は、複数対のＤＲＡＭバンク１６及びＳＲＡＭキャッシュ１８を含み、各バンクは行列状の記憶位置を含み、その１列分の記憶データが対応するキャッシュにロード可能である。 - 特許庁