「sRAM」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

An opening 8 is made in a gate oxide film 6 under a gate electrode pattern 7b, and a resistor R1 to be inserted into the node of an SRAM memory cell 2a is directly connected to a semiconductor substrate 1 through the opening, and is internally connected with a source/drain region 9.例文帳に追加

ＳＲＡＭメモリセル２ａのノード部分に挿入する抵抗体Ｒ１を、ゲート電極パターン７ｂの直下のゲート酸化膜６に開口部８を設けて半導体基板１と直接接続し、ソース／ドレイン領域９と内部で接続する構成とする。 - 特許庁

In a complete CMOS SRAM in which a memory cell is constituted of six pieces of MISFETs, capacitive elements C having stack structures are formed of lower electrodes 16 covering the top of the memory cell, upper electrodes 19, and capacitor insulating films 18 formed between the electrodes 16 and 19.例文帳に追加

６個のＭＩＳＦＥＴでメモリセルを構成した完全ＣＭＯＳ型のＳＲＡＭにおいて、メモリセルの上部を覆う下部電極１６、上部電極１９およびこれらに挟まれた容量絶縁膜１８によってスタック構造の容量素子Ｃを形成する。 - 特許庁

When updating the control software 3, non-volatile data stored in an SRAM 6 based on an address-tag corresponding table before the updating is exported together with a tag discriminating the contents to an external storage device 8, under control of the control software 3 before the updating.例文帳に追加

制御ソフトウェア３の更新に際して、更新前の制御ソフトウェア３の制御の下で、更新前のアドレス−タグ対応テーブルに基づいてＳＲＡＭ６に記憶された不揮発データをその内容を識別するタグとともに外部記憶装置８にエクスポートする。 - 特許庁

Thereafter, a resist 10 covering the SRAM forming region AreaS is formed, and then impurities are ion-implanted using the gate electrode 6b and the offset spacer 9b as masks into the logic forming region AreaL, thereby forming a logic n-type extension region 11.例文帳に追加

その後、ＳＲＡＭ部形成領域ＡｒｅａＳを覆うレジスト１０を形成した後、ロジック部形成領域ＡｒｅａＬにゲート電極６ｂ及びオフセットスペーサ９ｂをマスクにして不純物をイオン注入してロジック用ｎ型エクステンション領域１１を形成する。 - 特許庁

An SRAM comprises: a plurality of replica bit lines rplbt [0] to [p], which are arranged in a column direction; a plurality of replica memory cells RPLCELL which are respectively connected to the replica bit lines; and a plurality of inverters INV [0] to [p] which are respectively connected to the replica bit lines.例文帳に追加

ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。 - 特許庁

In this mode, a communication buffer DMAC 117 reads large capacity data stored in a main memory 104 not via the control of the controller CPU 102, temporarily stores the data in a communication SRAM 116, and transfers it to the engine CPU 103 of a data-receiving destination.例文帳に追加

当該モードは、通信バッファＤＭＡＣ１１７が、メインメモリ１０４に格納されている大容量データを、コントローラＣＰＵ１０２の制御を介さないで読み出し、通信用ＳＲＡＭ１１６に一時的に格納し、データ受け取り先のエンジンＣＰＵ１０３に転送する。 - 特許庁

A write control block 16 controls the writing of pixel data constituting the image data of the 1st video signal to a storage means by controlling the SRAM 24 into a writable state and a readable state alternately with each clock of the double-speed clock.例文帳に追加

書込み制御ブロック１６は、ＳＲＡＭ２４を倍速クロックの各クロックで交互に書込み可能状態及び読出し可能状態に制御することによって、第１映像信号の画像データを構成する画素データの記憶手段への書込みを制御する。 - 特許庁

Thus, the substitute of dual gate oxide for MOSFET, in which a high voltage region in the counter-doped part is used for the memory array of DRAM, EDRAM, SRAM and NVRAM and the like, is supplied.例文帳に追加

この方法によって、ドープした層にある低電圧領域がサポート・デバイス用に使用され、カウンタ・ドープした部分にある高電圧領域がＤＲＡＭ、ＥＤＲＡＭ、ＳＲＡＭ、ＮＶＲＡＭなどのメモリ・アレイに使用される、ＭＯＳＦＥＴ用デュアル・ゲート酸化物の代替物が提供される。 - 特許庁

In this test method of the semiconductor device, a drain is connected to a storage node in SRAM, and a functional test is performed for applying a potential lower than a GND potential to a back gate of an n-type MOS transistor of which the GND potential is connected to the source, and for reading out data.例文帳に追加

本発明の半導体装置のテスト方法では、ＳＲＡＭにおいて、記憶ノードにドレインが接続され、ソースにＧＮＤ電位が接続されるｎ型ＭＯＳトランジスタのバックゲートにＧＮＤ電位より低い電位を印加しデータを読出す機能テストを行なう。 - 特許庁

At reception, data transferred from a BUS 1 (IEEE1394, USB) side are written in a received data area of an SRAM 40, and the data are read from the received data area and transferred to a BUS 2 side when a received data amount exceeds a transfer unit ATU.例文帳に追加

受信時には、ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ）側から転送されるデータをＳＲＡＭ４０の受信データ領域に書き込み、受信データ量が転送単位ＡＴＵを越えた場合に受信データ領域からデータを読み出し、ＢＵＳ２側に転送する。 - 特許庁

A chip is provided with an SRAM 1 in which a defective cell can be replaced by a redundancy cell, a fuse data transfer circuit 2 outputting information about the program (blow) of a plurality of fuses in the chip, shift registers 3, 4, a shift clock generating circuit 5, and a reset signal generating circuit 6.例文帳に追加

チップは、不良セルを冗長セルに置換可能なSRAM１と、チップ内の複数のヒューズのプログラム（ブロー）に関する情報を出力するヒューズデータ転送回路２と、シフトレジスタ３，４と、シフトクロック発生回路５と、リセット信号発生回路６とを備えている。 - 特許庁

To provide a semiconductor memory which is provided with a memory cell identical with that of a DRAM, operates in SRAM specifications, has a small chip size and a low power consumption, is inexpensive, has no access delay caused by a skew included in an address and generates no memory cell destruction.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory which has small chip size and small power consumption, is inexpensive, and causes neither delay of access nor memory destruction due to skew included in an address as a semiconductor memory which is equipped with the same memory cells as those of a DRAM and operates with SRAM specification.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

A CPU writes and reads specific pieces of data, other than those in which a first chip selection signal and a second chip selection signal are all 'zero' or all 'one' for an arbitrary address in a valid range to recognize on which place of an address space an SRAM is mounted.例文帳に追加

ＣＰＵは、アドレス空間上のどこにＳＲＡＭが実装されているかを認識するために、第１のチップセレクト信号、第２のチップセレクト信号が有効な範囲の任意のアドレスに対して、全て”０”または全て”１”以外の特定データを書き込み、読み出してみる。 - 特許庁

An SRAM (Static Random Access Memory) includes a P-channel MOS transistor 1 having a comparatively high conduction resistance value which is connected between a one end of a memory cell power source wiring MVL and a line of power source potential VDD', the power source wiring MVL being provided for each row and connected to a power source node of corresponding row.例文帳に追加

このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１を備える。 - 特許庁

This memory control device 21 has an SRAM 5/6 and an SDRAM control part 9, and writes the data intermittently transferred from external devices 1-3 in a plurality of batches in an SDRAM 18 at a writing speed higher than the data transfer rate from the external devices 1-3.例文帳に追加

メモリ制御装置２１は、ＳＲＡＭ５・６およびＳＤＲＡＭ制御部９を備え、外部機器１〜３から断続的に複数回に分けて転送されたデータを、外部機器１〜３からのデータ転送レートよりも速い書き込み速度でＳＤＲＡＭ１８に書き込む。 - 特許庁

The SRAM cell has two PMOS transistors and five NMOS transistors, with a central part as an Nwell area and with its both sides as an Pwell area, and the height of one side of the Pwell area is high, and its one cell is an area of L shape.例文帳に追加

ＳＲＡＭセルはＰＭＯＳトランジスタ２個、ＮＭＯＳトランジスタ５個で構成され、中央部にＮｗｅｌｌ領域、その両側にＰｗｅｌｌ領域とし、片側のＰｗｅｌｌ領域の高さが高く、１セルとしてはＬ字形の領域とする。 - 特許庁

When the calling method is discriminated as automatic and a set value about caller's number notice stored in an SRAM is 'announce' a caller's number, the 'announcement' of the caller's number is instructed to a transmission information generation processing program (S23).例文帳に追加

発呼方法が自動発呼であると判別され、ＳＲＡＭ１００３に格納されている発信者番号通知に関する設定値が発信者番号を「通知する」である場合、発信者番号の「通知」を発信情報生成処理プログラムに指示する（Ｓ２３）。 - 特許庁

Information stored in a non-volatile memory 22 is read by a timing, such as the timing of a transfer operation from a power source off state to a power source on state, or a timing for starting contents, and, then, stored in a hard disk drive 18 being a temporary storage means, or a SRAM 29.例文帳に追加

不揮発性メモリ２２に記憶されている情報を例えば電源オフ状態から電源オン状態への移行操作のタイミングやコンテンツの開始タイミングで読み出して、一時記憶手段であるハード・ディスク・ドライブ１８あるいはＳＲＡＭ２９に記憶させる。 - 特許庁

Then after the main board 20 is replaced, the data transferred to the PC 40 are re-transferred to the digital composite machine, the transferred data are stored in the SRAM 3 and the image memory 5, and the data are restored to be in the same state as that before the main board 20 is replaced.例文帳に追加

そして、メイン基板２０を交換した後、ＰＣ４０に転送したデータをデジタル複合機に再転送し、転送されたデータがＳＲＡＭ３及び画像メモリ５に記憶され、メイン基板２０の交換前の状態と同じ状態にデータが復元される。 - 特許庁

An SRAM 17 stores an exposure level information table containing at least one number of reference prints and at least one reference exposure level information about an amount of exposure of each of pixels forming an electrostatic latent image, which information is separately assigned to each reference number of prints.例文帳に追加

ＳＲＡＭ１７には、少なくとも１つの基準印刷枚数と、各基準印刷枚数に個別に対応付けられ、静電潜像を形成する画素の露光量に関する少なくとも１つの露光レベル情報とを含む露光レベル情報テーブルが記憶されている。 - 特許庁

Since the SRAM and the DRAM utilizing a PFET require a less leakage current when the PFET is in an off-state and they require both of high switching speed when the PFET is in an on-state, it is useful that voltage of the Nwell comprising the PFET is variable.例文帳に追加

ＰＦＥＴを利用するＳＲＡＭ及びＤＲＡＭセルは、ＰＦＥＴがオフのときは少ない漏洩電流を、ＰＦＥＴがオンのときは高スイッチング速度の両方を必要とするので、ＰＦＥＴを含むＮウェルの電圧が可変であることは有用である。 - 特許庁

As a result, radio frequency devices, such as radios, cellular telephones and transceivers such as Bluetooth transceivers, logic devices and Flash and SRAM memory devices may all be formed in the same integrated circuit die using CMOS fabrication processes.例文帳に追加

結果として、ラジオなどの無線周波数のデバイスと、ブルートゥース規格のトランシーバなどの携帯電話及びトランシーバと、論理デバイスと、フラッシュメモリ素子及びＳＲＡＭメモリ素子とを、ＣＭＯＳ製造プロセスを用いて、同じ集積回路のダイの中に全て形成することができる。 - 特許庁

As address signals of pixel parts with varying display data, i.e., interface signals including display data signals, active scanning line signals for selecting scanning lines are applied to an electrode common to the pixels corresponding to the addresses in the vertical direction by using, for example, SRAM interface signals.例文帳に追加

表示データが変化する画素部のアドレス信号、表示データ信号を含むインターフェース信号として、例えば、ＳＲＡＭインターフェース信号を用い、垂直方向のアドレスに対応する画素のコモン電極へ、走査ラインを選択するアクティブの走査ライン信号を印加する。 - 特許庁

To provide: an ID chip, not requiring a dedicated circuit for generating authentication data, and capable of mounting non-duplicative inherent identification information on a semiconductor memory in advance by using a SRAM memory cell structure intact and of improving security; and a generation method of the ID chip.例文帳に追加

認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供する。 - 特許庁

To provide a method of fabricating a semiconductor device, in which fins of an SRAM region having an extremely fine pattern and an active region of a peripheral circuit region are formed inexpensively and with accurate design, and to provide a photomask used for the method of fabricating the semiconductor device.例文帳に追加

極微細なパターンを有するＳＲＡＭ領域のフィンと周辺回路領域の活性領域とを低コストかつ正確なデザインで形成することのできる半導体装置の製造方法、およびその製造方法に用いられるフォトマスクを提供する。 - 特許庁

The reliability of the HDD 1 is improved by performing the error correction processing for the data stored in the DRAM 24, and increase of circuit scale can be suppressed by the use of the same SRAM 318 in a different error correction processing.例文帳に追加

ＤＲＡＭ２４に格納されるデータについてエラー訂正処理を実行することでＨＤＤ１の信頼性を向上するとおもに、異なるエラー訂正処理において同一のＳＲＡＭ３１８を使用することで、回路規模の増大を抑えることができる。 - 特許庁

The semiconductor memory device is equipped with: a SRAM (Static Random Access Memory) cell 10 provided with first and second driving transistors N3, N4 which constitute a pair of inverters; and a circuit 11 for applying a voltage lower or higher than a grounding voltage to one end of current routes of the first and second driving transistors.例文帳に追加

半導体記憶装置は、一対のインバータを構成する第１、第２駆動トランジスタＮ３、Ｎ４を備えたＳＲＡＭセル１０と、前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する回路１１とを具備する。 - 特許庁

To obtain a SRAM with a column shift relieving circuit in which a through current caused by short circuit of an output of left and right input/output circuits by malfunction of a selector circuit of column shift never flows, even if an address signal from a fuse circuit is overflowed at the time of supply of a power source.例文帳に追加

電源投入時にヒューズ回路９からのアドレス信号がオーバーフローしても、カラムシフトのセレクタ回路７ａ，７ｂの誤動作により左右の入出力回路８の出力がショートして貫通電流が流れることがないカラムシフト救済回路付ＳＲＡＭを得る。 - 特許庁

Width of the first and second element regions which are extended in parallel in which the first and second transfer transistors forming an SRAM is partially expanded toward the side opposed with each other in the part where respective bit contact regions are formed.例文帳に追加

ＳＲＡＭを構成する第１および第２のトランスファトランジスタが形成される、互いに平行に延在する第１および第２の素子領域の幅が、それぞれのビットコンタクト領域が形成される部分において、互いに相反する側に向かって、局所的に拡張される。 - 特許庁

To solve a problem that processing speed drops since a two-dimensional picture of necessary resolution is to be transferred from DRAM to SRAM whenever a pixel to be processed changes when resolution of the two-dimensional picture stuck on a polygon differs by the pixel in the polygon in a picture generation device.例文帳に追加

従来の画像生成装置では、多角形に貼る２次元画像の解像度が多角形内の画素によって異なる場合、処理する画素が変わる度に必要な解像度の２次元画像をＤＲＡＭからＳＲＡＭへ転送しなければならず、処理速度が低下する - 特許庁

Power source lines (L1, L2) of two inverters (INV1, INV2) in which an input terminal and an output terminal constituting an SRAM memory cell (MC) are intersected and coupled one another are provided separately, and time lag is provided at rise of power source voltage supplied to each power source line.例文帳に追加

ＳＲＡＭのメモリセル（ＭＣ）を構成する互いに入出力端子が交差結合された２個のインバータ（ＩＮＶ１，ＩＮＶ２）の電源ライン（Ｌ１，Ｌ２）をそれぞれ分離して別個に設け、各電源ラインに供給される電源電圧の立ち上がりにタイムラグを設けるようにした。 - 特許庁

After the pixel data of an (n)th (n: arbitrary integer) field of the 1st video signal are all written to the SRAM 24, pixel data are read out in order from the final pixel data to the starting pixel data of the (n)th field to generate image data of the 2nd video signal.例文帳に追加

そして、第１映像信号の第ｎ（ｎは任意の整数）番フィールドの全ての画素データのＳＲＡＭ２４への書き込みが完了すると、第ｎ番フィールドの最後の画素データから最初の画素データまでを順番に読み出すことにより第２映像信号の画像データを生成する。 - 特許庁

A word driver part of the SRAM has a gate circuit forming a word line selecting signal of a memory array part by a pre-decode signal, a word line drive circuit selecting a word line by its output signal and timing signal, and a word line selection control line transmitting the timing signal to all word line drive circuits.例文帳に追加

ＳＲＡＭのワードドライバ部は、プリデコード信号によりメモリアレイ部のワード線選択信号を形成するゲート回路、その出力信号とタイミング信号によりワード線を選択するワード線駆動回路、及び全ワード線駆動回路にタイミング信号を伝えるワード線選択制御線を有する。 - 特許庁

In an evaluation method of the SRAM memory cell storing data by a flip-flop circuit constituted of first and second inverters, first, voltage from 0V to rated power source voltage is given to an input of the first inverter while sweeping the voltage and output voltage is monitored and a first input/output characteristic is obtained.例文帳に追加

第１および第２のインバータで構成されるフリップフロップ回路によりデータを記憶するＳＲＡＭメモリセルの評価方法において、まず、第１のインバータの入力に０Ｖから定格電源電圧の電圧をスイープしながら与え、出力電圧をモニターして第１の入出力特性を得る。 - 特許庁

CPU 160 reads out reservation information in device for control parameter corresponding to title information stored in SRAM 180, judges whether or not reservation setting is made in the device from the readout reservation information, and transmits only unreserved control parameters in the device.例文帳に追加

ＣＰＵ１６０は、ＳＲＡＭ１８０に記憶されている名称情報に対応付けられている制御パラメータのデバイスの予約情報を読み出し、読み出した予約情報から当該デバイスに予約設定がされているか否かを判断し、予約設定されていないデバイスの制御パラメータのみを送信する。 - 特許庁

To solve a problem that the power consumption of a drive circuit of an inputted counter data signal increases when a clock frequency is raised in a latch circuit with an SRAM structure or a DRAM structure, in a column-parallel AD conversion circuit constituted of a comparator and a latch circuit that takes a counter value therein.例文帳に追加

比較器とカウンタ値を取り込むラッチ回路で構成される列並列ＡＤ変換回路において、ＳＲＡＭ構成またはＤＲＡＭ構成のラッチ回路ではクロック周波数を高くすると入力するカウンタデータ信号の駆動回路の消費電力が大きくなる。 - 特許庁

The memory cell of SRAM having four transistors has a first area 5a made of a semiconductor material, and the first area has a first transmission transistor 1a and a first driver transistor 2a connected in series, a common terminal of which is a first electric node F.例文帳に追加

４つのトランジスタを持つＳＲＡＭのメモリセルは、半導体材料から形成された第１の領域５ａを有し、この第１の領域は、直列に接続された第１の伝送トランジスタ１ａと第１のドライバトランジスタ２ａとを有し、これらの共通端子は第１の電気ノードＦとなっている。 - 特許庁

After that, the first and second conductor layers 48a and 48b are patterned to form a conductor layer 48, and then, a lower semiconductor layer made of polycrystalline silicon or the like forming a semiconductor region for a source and a drain for an load MISFET of an SRAM is formed so as to contact with the conductor layer 48.例文帳に追加

その後、第１、第２導体層４８ａ、４８ｂをパターニングして導体層４８を形成後、その導体層４８に接するように、ＳＲＡＭの負荷ＭＩＳＦＥＴ用のソースおよびドレイン用の半導体領域を形成する多結晶シリコン等からなる下部半導体層を形成する。 - 特許庁

Therefore, an output of the FET Q16 is fixed to an L level, finally, in the SRAM 1, the potential of the gate FET Q11 becomes L level potential, the potential of the cross-coupled gate FET Q12 of another one side is fixed to the potential of an H level, and is made to be a ROM.例文帳に追加

したがって、ＦＥＴＱ１６の出力がＬレベル固定となり、最終的に、ＳＲＡＭセル１は、ゲートＦＥＴＱ１１の電位がＬレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ１２の電位がＨレベルの電位が固定されることとなり、ＲＯＭ化される。 - 特許庁

A gate electrode (2a) of a MOS transistor (11) connected to a word line (WL) and a bit line (BL) in the SRAM is equipped a protrusion (3a) protruding toward the direction departing from a contact (11a) which electrically connects a drain region of the MOS transistor (11) and the bit line (BL).例文帳に追加

ＳＲＡＭにおけるワード線（ＷＬ）とビット線（ＢＬ）とに接続されたＭＯＳトランジスタ（１１）のゲート電極（２ａ）は、ＭＯＳトランジスタ（１１）のドレイン領域とビット線（ＢＬ）とを電気的に接続するコンタクト（１１ａ）から離れる向きに突出する凸部（３ａ）を備えている。 - 特許庁

When the operation error of either money depositing operation or dispensing operation occurs in the money depositor/dispenser, classification information of the operation error and an error amount of money caused by the operation error are acquired, and information on these errors is recorded in an SRAM.例文帳に追加

一方で、入出金機において金銭の投入動作及び放出動作のいずれかの動作エラーが発生した場合には、その動作エラーの種別情報とその動作エラーに起因するエラー金額とが取得され、これらの動作エラーに関する情報がＳＲＡＭに記録される。 - 特許庁

In the pseudo SRAM and the burst mode operation control method thereof performs read or write operation of data in a continuous burst mode by generating continuously burst row and column address signals that gradually rise based on an access command and external address signals that are received once.例文帳に追加

擬似ＳＲＡＭ及びそのバーストモード動作制御方法は一回受信されたアクセスコマンド及び外部アドレス信号に基づいて、次第に増加するバーストロウ及びカラムアドレス信号を連続的に発生させることにより、連続的なバーストモードでデータの読み出しまたは書き込み動作を実行する。 - 特許庁

The even write signal generation circuit generates an even write address signal WA-W while using 0 as an initial value and 126 as a maximum address together with an even write enable signal WE-E with an externally supplied write enable signal WE (= main clock MC) as reference and supplies it to the SRAM 2.例文帳に追加

偶数ライト信号生成回路は、外部から供給されるライトイネーブル信号ＷＥ（＝メインクロックＭＣ）を基準に、０を初期値とし１２６を最大アドレスとする偶数ライトアドレス信号ＷＡ＿Ｗを偶数ライトイネーブル信号ＷＥ＿Ｅとともに生成して、ＳＲＡＭ２に供給する。 - 特許庁

When a reset signal is added to main CPU 10 from a reset circuit 62 due to the voltage drop of a battery 56 during the recording of a picture to a memory card 46, main CPU 10 records and holds the operation situation (in the middle of recording to the memory card) of the camera in SRAM 16 and turns off camera power.例文帳に追加

メモリカード４６への画像記録中に電池５６の電圧低下等によりリセット回路６２からリセット信号がメインＣＰＵ１０に加えられると、メインＣＰＵ１０はカメラの動作状況（メモリカードへの記録中）をＳＲＡＭ１６に記録保持したのちカメラ電源をＯＦＦにする。 - 特許庁