「sRAM」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

Also, in a communication log mode, communication log is temporarily stored in the communication SRAM 116, and the communication buffer DMAC 117 stores the communication log in the main memory 104.例文帳に追加

また、通信ログをとるモードでは、通信ログを通信用ＳＲＡＭ１１６に一時的に格納し、通信バッファＤＭＡＣ１１７がこれをメインメモリ１０４に格納する。 - 特許庁

To suppress power consumption associated with charging and discharging of bit-line pair in a semiconductor memory in which a word line contact has an SRAM cell provided in common with the adjacent cells.例文帳に追加

ワード線コンタクトが隣接セルと共有されるＳＲＡＭセルを有する半導体記憶装置において、ビット線対の充放電による消費電力を抑える。 - 特許庁

To provide a memory device having an integration degree of the same extent as a DRAM and requiring no refresh operation as a SRAM by using a negative resistance device such as a tunnel diode or the like.例文帳に追加

トンネルダイオード等の負性抵抗デバイスを用いて、ＤＲＡＭと同程度の集積度を有し、かつ、ＳＲＡＭのようにリフレッシュ動作の不要なメモリ装置を提供する。 - 特許庁

To optimize a layout of an input circuit in a pseudo SRAM achieving both A/DQ De-Mux operation and A/DQ Mux operation.例文帳に追加

本発明は、Ａ／ＤＱ Ｄｅ−Ｍｕｘ動作とＡ／ＤＱ Ｍｕｘ動作とが可能な擬似ＳＲＡＭにおいて、入力回路のレイアウトを最適化できるようにする。 - 特許庁

The data bus 107 is shared in time-sharing, and the other control lines are individually connected to the SRAM 122, the NOR type flash memory 123 and the SDRAM 124.例文帳に追加

そして、データバス１０７を時分割で共用する構成とし、その他の制御線をＳＲＡＭ１２２、ＮＯＲ型フラッシュメモリ１２３とＳＤＲＡＭ１２４とに個別に接続する。 - 特許庁

To provide contacts of P well and N well and, suitably, a low cost SRAM (static random access memory) cell having a P+ a diffusion intersection section to ground.例文帳に追加

ＰウェルおよびＮウェルのコンタクトおよび好ましくはグランドへのＰ＋拡散交差部を有する低コストＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルを提供すること - 特許庁

When the transfer to the test mode is commanded, data provided to the multiplier 66 is switched to data for test, and an output value of the SRAM 90 is compared with a predetermined expected value.例文帳に追加

テストモードへの移行が指示されると、乗算器６６に与えるデータをテスト用データに切り替えるとともに、ＳＲＡＭ９０の出力値と所定の期待値とを比較する。 - 特許庁

To improve the performance of a semiconductor integrated-circuit device where a storage internode capacitance for an SRAM and an element having an analog capacitance are formed on a single substrate.例文帳に追加

ＳＲＡＭの蓄積ノード間容量と、アナログ容量を有する素子とを単一の基板上に形成した半導体集積回路装置の性能の向上を図る。 - 特許庁

The SRAM cell (MC) is constituted by adding four transistors (NQ4, NQ5, NQ6, NQ7) to six full CMOS constitution (PQ1, PQ2, NQ1-NQ3, NQ6).例文帳に追加

６個のフルＣＭＯＳセル構成（ＰＱ1、ＰＱ２，ＮＱ１−ＮＱ３、ＮＱ６）に４個のトランジスタ（ＮＱ４、ＮＱ５、ＮＱ７、ＮＱ８）を加えて、ＳＲＡＭセル（ＭＣ）を構成する。 - 特許庁

The circuit 40 synthesizes display data in the memory 111, the SRAM 20 and the flash memory 30 to form display data and outputs the data to a display device.例文帳に追加

そして、合成回路４０がフレームメモリ１１１、ＳＲＡＭ２０、フラッシュメモリ３０内の各表示データを合成しで表示データを形成し、ディスプレイ装置へ出力する。 - 特許庁

To provide a hiding type rewriting 2P2N pseudo-SRAM with little power consumption by preventing the confusion of data when a plurality of word lines are simultaneously turned-on.例文帳に追加

複数のワード線を同時にオンにするときのデータの混乱を防ぎ、パワー消費量の小さな隠ぺい型再書き込み２Ｐ２Ｎ擬似ＳＲＡＭを提供すること。 - 特許庁

If a specifications change of timing occurs at a driving circuit supplying timing signals, it corresponds to the change by rewriting the data for signal selection held at the SRAM part 144.例文帳に追加

タイミング信号を供給する駆動回路にタイミングの仕様変更が生じた場合は、ＳＲＡＭ部１４４に保持する信号選択用データを書き替えることで対応する。 - 特許庁

A switch processor 121 comprises: an SRAM/CAM 122 which stores registration data including routing information for packet transmission; and a DRAM 123 which stores packet data.例文帳に追加

スイッチプロセッサ１２１内には、パケット転送用の経路情報を含む登録データ記憶するＳＲＡＭ／ＣＡＭ１２２と、パケットデータを記憶するＤＲＡＭ１２３とが設けられる。 - 特許庁

In the SRAM memory system 100, a memory cell 102 includes a true node connected to a bit line BL, and a complementary node connected to a complementary bit line XBL.例文帳に追加

ＳＲＡＭのメモリシステム１００において、メモリセル１０２は、ビットラインＢＬに接続される真ノードと、相補ビットラインＸＢＬに接続される相補ノードと、を含む。 - 特許庁

To provide a DRAM which is provided with an auto-pre-charge function simulating a SRAM and which can read out data with a page mode or a burst mode.例文帳に追加

本発明は、ＳＲＡＭを模擬するオートプリチャージ機能を備え、ページモード及びバーストモードでデータを読み出すことが可能なＤＲＡＭを提供することを目的とする。 - 特許庁

A capacitor C1 connected between a power supply terminal V_DD of an SRAM 5 and a grand end GND is charged while the power supply is normally fed from a battery 6.例文帳に追加

電池６から正常に電源が供給されている間にＳＲＡＭ５の電源端子Ｖ_DDとグランド端GNDとの間に接続されたコンデンサＣ１が充電される。 - 特許庁

At transmission, the isochronous data is read from the SDRAM 50 and written in the SRAM 40, and an isochronous packet including the written isochronous data is transferred to the BUS 1 side.例文帳に追加

送信時にはＳＤＲＡＭ５０からアイソクロナスデータを読み出してＳＲＡＭ４０に書き込み、書き込まれたアイソクロナスデータを含むアイソクロナスパケットをＢＵＳ１側に転送する。 - 特許庁

To provide a method for fabricating a semiconductor device in which a high speed FET can be realized at a logic circuit section and high integration can be realized at an SRAM section.例文帳に追加

論理回路部においてはＦＥＴの高速化を図り、ＳＲＡＭ部においては高集積化を図ることが可能な半導体装置の製造方法を提供する。 - 特許庁

The integrated circuit capable of including such an array as static RAM (SRAM) provided with a high threshold array device for reducing leakage and other selected devices is provided.例文帳に追加

リーケージを低減するために高スレショルドのアレイ・デバイスおよび選択された他のデバイスを備えた、スタティックＲＡＭ（ＳＲＡＭ）といったアレイを含み得る集積回路。 - 特許庁

Whether or not it is possible to supply a power from a main battery 60 being an external battery mounted on a mounting part 25 to an SRAM 12 being a volatile memory is decided.例文帳に追加

装着部２５に装着された外部バッテリであるメインバッテリ６０から揮発性メモリであるＳＲＡＭ１２への給電が可能であるか否かを判定する。 - 特許庁

To keep a transfer and a working margin reliably without complicatedly deforming the shape of a gate in the course of forming a gate wiring of a semiconductor memory device, particularly an SRAM.例文帳に追加

半導体記憶装置、特に、ＳＲＡＭのゲート配線形成にあたって、ゲート形状を複雑に変形させることなく転写及び加工マージンを確保する。 - 特許庁

To suppress the decrease of obtainable number of chips even when the number of output terminals of a semiconductor chip increases in a LCD driver in which a memory circuit is constituted by a SRAM.例文帳に追加

メモリ回路部をＳＲＡＭで構成したＬＣＤドライバにおいて、半導体チップの出力端子数が増加した場合でもチップ取得数の減少を抑制する。 - 特許庁

An integrated circuit 101 having an internal CPU 102 and an internal SRAM 103 is mounted with the external interface having a parallel communication SRAM 104 accessible to both internal CPU 102 and external CPU 110 and a bus control circuit 105 having an arbitration function 105a of arbitrating access from the internal CPU 102 and access from the external CPU 110 and for executing access control denying access from the external CPU 110 to the internal SRAM 103.例文帳に追加

内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。 - 特許庁

Thus, maintenance algorithm can be easily designed, and the maintenance algorithm circuit is operated in a pipelined manner using a dual port SRAM, and the number of clocks can be reduced in comparison with a prior art.例文帳に追加

これにより、保安アルゴリズムの設計が容易であり、更にデュアルポートＳＲＡＭを使用してパイプライン方式で動作し、従来に比べクロック数を減らすことができる。 - 特許庁

The PDPRAM (partial dual port random access memory) 20 is composed of a clock synchronization SRAM (static random access memory) interface (IF) 21, a DRAM cell array 22, a dual port DRAM cell array 23, and a DRAM cell array 24.例文帳に追加

ＰＤＰＲＡＭ２０は、クロック同期ＳＲＡＭインタフェース（ＩＦ）２１と、ＤＲＡＭセルアレイ２２と、デュアル・ポートＤＲＡＭセルアレイ２３と、ＤＲＡＭセルアレイ２４とから構成されている。 - 特許庁

Then, the stored operating condition information file is read out (S25), and stored in a disk area of an SRAM set to be used from the personal computer (S27).例文帳に追加

次いで、記憶された使用状況情報ファイルが読み出され（Ｓ２５）、パソコンより使用可能なように設定されたＳＲＡＭのディスク領域に記憶される（Ｓ２７）。 - 特許庁

The memory element accordingly has a SRAM 4 transistor (4T) 2 load (2R) architecture wherein the resistance associated with two magnetic tunnel junctions provides the two load resistances.例文帳に追加

従って、本メモリ要素は、ＳＲＡＭ４トランジスタ（４Ｔ）２負荷（２Ｒ）アーキテクチャを有しており、該２個の磁気トンネル接合と関連する抵抗が２個の負荷抵抗を与える。 - 特許庁

The reading speed due to the read control unit 26 is controlled in accordance with the oscillation frequency of the VCXO 40, and the remaining capacity of the data SRAM 24 is held at a middle extent.例文帳に追加

読み出し制御部２６による読み出し速度がＶＣＸＯ４０の発振周波数に応じて制御されて、データ用ＳＲＡＭ２４の残量が中程度に保持される。 - 特許庁

To provide a semiconductor integrated circuit device provided with an embedded impurity layer for an α ray soft error measure and provided with an SRAM capable of reducing taps for grounding for each cell.例文帳に追加

α線ソフトエラー対策の埋め込み不純物層を設け、かつ各セル毎の接地用タップが削減できるＳＲＡＭを有する半導体集積回路装置を提供する。 - 特許庁

The binary data which are stored in an SRAM at that point of time and are related to the voltage detecting part corresponding to the interruption signal, are transferred to a non-volatile memory 23 so as to be stored.例文帳に追加

該時点でＳＲＡＭに保持されている、割込信号に対応する電圧検出部に係わる２値化データを、不揮発性メモリ２３に転送し、保存させる。 - 特許庁

To make a ferroelectric capacitor provided to a nonvolatile SRAM stable in film quality and to provide a laminated structure contributing cell area reduction.例文帳に追加

不揮発性ＳＲＡＭセルに設けられる強誘電体キャパシタの膜質の安定化を図ると共に、セル面積の縮小化に寄与する積層構造を提供する。 - 特許庁

To avoid losing of data stored in an SRAM even when cranking occurs, without adopting a configuration requiring dark current.例文帳に追加

暗電流が必要になる構成を採用することなく、クランキングが発生した場合であっても、ＳＲＡＭに保存されているデータが消失されてしまうことを回避する。 - 特許庁

Thus, the CIS can be read out of the ROM 11a and can be expanded and stored into the SRAM 12 of the card 10.例文帳に追加

ＲＯＭ１１ａに記憶されているＣＩＳを読み込み、ＰＣカードに設けられているＳＲＡＭ１２に展開して記憶するため、上記課題を解決することができる。 - 特許庁

At the same time, an SRAM circuit reduces the leak current by controlling a substrate bias, setting the power switch for a read amplifier or write amplifier, and shutting off the switch.例文帳に追加

同時にＳＲＡＭ回路では、基板バイアスを制御することと、リードアンプあるいはライトアンプへの電源スイッチを設け、且つそのスイッチを遮断してリーク電流を低減する。 - 特許庁

To obtain a memory cell of SRAM comprising a well contact cell and a memory cell in which disturbance of periodicity is suppressed in the layout of pattern of a diffusion region or a polysilicon layer.例文帳に追加

ウェルコンタクトセルとメモリセルとを有するＳＲＡＭのメモリセルにおいて、拡散領域やポリシリコン層等のパターンのレイアウトの周期性が乱れるのを抑制する。 - 特許庁

To provide a multi-port storage cell in which a column interleave selection circuit element enabling writing in a storage cell through plural different writing ports, is incorporated into a SRAM.例文帳に追加

ＳＲＡＭに複数の異なる書き込みポートを介して、記憶セルに対する書き込みを可能にする、列インタリーブ選択回路要素が組み込まれた、マルチポート記憶セル。 - 特許庁

To provide a method and a device minimizing voltage swing of a bit line and between bit lines of a SRAM and minimizing its spare charge and a reading time.例文帳に追加

ＳＲＡＭのビット線およびビット線上の電圧スイングを最小にし、その予備充電および読取り時間を最小にする方法と装置を提供すること。 - 特許庁

To shorten a cycle time in data write/read without any difficult timing design in a semiconductor integrated circuit including the memory cell of a synchronous type SRAM.例文帳に追加

同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮する。 - 特許庁

To provide a semiconductor integrated circuit device which mounts an asynchronous pseudo-SRAM having a high-speed operation mode, such as static column mode.例文帳に追加

スタティックカラムモードなどの高速動作モードを有した非同期仕様の擬似ＳＲＡＭを搭載した半導体集積回路装置を提供することを目的としている。 - 特許庁

A semiconductor memory device (SRAM) includes memory cells which comprise two load transistors Q1 and Q2, two drive transistors Q3 and Q4, and to transfer transistors Q5 and Q6.例文帳に追加

半導体記憶装置（ＳＲＡＭ）は、２つの負荷トランジスタＱ１，Ｑ２、２つの駆動トランジスタＱ３，Ｑ４および２つの転送トランジスタＱ５，Ｑ６を含むメモリセルを含む。 - 特許庁

A time information storage area, in which the generation time of a generated alarm or the time of recovery from the alarm and an alarm message are related and stored, is provided in an SRAM 22c.例文帳に追加

発生したアラームの発生時刻またはそのアラームからの復旧時刻とアラームメッセージとを関連付けて記憶する時刻情報記憶領域をＳＲＡＭ２２ｃに設ける。 - 特許庁

The basic recognizing part 421 is constituted of a normal logic circuit, and the variation recognizing part 422 is constituted of one memory type lookup tables 4221 and 4222 with a high speed SRAM.例文帳に追加

基本認識部４２１は通常の論理回路により構成し，バリエーション認識部４２２は高速ＳＲＡＭによる１メモリ方式のルックアップテーブル４２２１，４２２２で構成した。 - 特許庁

For instance, a memory startup control block CTRL1 is provided between a memory block MEM1 invariant in access latency represented by an SRAM or the like and an arithmetic block IP1.例文帳に追加

例えば、ＳＲＡＭなどに代表されるアクセスレイテンシ不変のメモリブロックＭＥＭ１と演算ブロックＩＰ１との間にメモリ起動制御ブロックＣＴＲＬ１を設ける。 - 特許庁

To obtain an SRAM memory cell comprising load elements, employing polysilicon as a basic body in which high speed operation is realized by decreasing node contact resistance using salicidation technology.例文帳に追加

サリサイデーション技術及びポリシリコンを基体とする負荷素子を有するＳＲＡＭメモリセルにおいて、ノード・コンタクト抵抗を低減し、高速動作を可能とするメモリセルを実現する。 - 特許庁

A FLASH EEPROM provided with a storage area for storing information for switching SRAM specifications and adjusting internal timing, a circuit for writing the information in the storage area and a logical circuit for outputting the information from the circuit is enclosed in the same package where the SRAM is enclosed and connected by a bonding pad BPAD, etc.例文帳に追加

ＳＲＡＭの仕様切り替えや内部タイミングを調整するための情報を記憶する記憶エリアとその記憶エリアに情報を書き込むための回路とそこから情報を出力するための論理回路とを備えたＦＬＡＳＨ ＥＥＰＲＯＭを、ＳＲＡＭと同一パッケージ内に封入してボンディングパッドＢＰＡＤ等により接続する。 - 特許庁