「sRAM」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

When a read request signal is inputted from one processor, a counter part 10 starts counting operation and a read signal generation part 20 generates various control signals for reading data out of an SRAM 200.例文帳に追加

一方のプロセッサからリードリクエスト信号が入力されると、カウンタ部１０による計数動作が開始され、リード信号生成部２０によってＳＲＡＭ２００からデータを読み出すための各種の制御信号が生成される。 - 特許庁

Thus, the timing of writing the ECC code in the ECCRAM 15 can be delayed from the timing of writing the data in the data RAM 12, and the operating speed of the SRAM with the ECC function can be increased.例文帳に追加

したがって、ＥＣＣＲＡＭ１５にＥＣＣコードを書き込むタイミングをデータＲＡＭ１２にデータを書き込むタイミングよりも遅らすことができ、ＥＣＣ機能付きＳＲＡＭの動作速度を向上させることができる。 - 特許庁

The FGT block has an FGT50 (floating gate transistor) and a program circuit for tuning the threshold voltage of the FGT50 in accordance with threshold voltage changes in the MOS transistor constituting the SRAM cell.例文帳に追加

ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。 - 特許庁

To reduce influence of data loss due to latch up, and operations of parasitic bipolar components and snap back operations of MOSFETs being the phenomenon similar to them in a semiconductor integrated circuit device having a SRAM cell array.例文帳に追加

ＳＲＡＭセルアレイを有する半導体集積回路装置において、ラッチアップや、寄生バイポーラ素子の動作又はこれらと同様な現象であるＭＯＳＦＥＴのスナップバック動作によるデータ消失の影響を低減する。 - 特許庁

By this setup, each gate of multiple transistors constituting bit cells is extended in a prescribed direction in the first SRAM block 11, and lithography conditions are optimized in the prescribed direction.例文帳に追加

これにより、第１のＳＲＡＭブロック１１は、ビットセルを構成する複数のトランジスタの各ゲートが延びる方向が特定の方向に設定されており、設定された方向において、リソグラフィ条件が最適化されている。 - 特許庁

To obtain a video device having an image memory function, which realizes writing and reading of a plurality of times by using one memory with one port, such as an SRAM and a DRAM without using a dedicated video field memory with three ports.例文帳に追加

映像専用の３ポートのフィールドメモリを使用せず、ＳＲＡＭやＤＲＡＭ等の１ポートのメモリ１個を使用して複数回の書き込みや読み出しを実現する画像メモリ機能付き映像装置の提供。 - 特許庁

In a region ACT, 56 metal balls 106 which are connected with the bonding pads of an SRAM(static random access memory) chip 101 and the bonding pads of a FLASH memory chip 102 are formed, for example in a grid pattern.例文帳に追加

領域ＡＣＴ内において、ＳＲＡＭチップ１０１のボンディングパッドとＦＬＡＳＨメモリチップ１０２のボンディングパッドと電気的に接続されている金属ボール１０６は、例えば格子形状に５６個形成されている。 - 特許庁

To provide a semiconductor device having an SRAM, where the transistor characteristics of both access and driver transistors are improved and the difference in voltage dependence characteristics are improved between the driver and load transistors.例文帳に追加

アクセストランジスタおよびドライバトランジスタ双方のトランジスタ特性が向上され、かつ、ドライバトランジスタとロードトランジスタとの間で電圧依存特性の差異が改善されたＳＲＡＭを備えた半導体装置を提供する。 - 特許庁

Accordingly, even if the power voltage of a portable electronic apparatus has low voltage specifications, this power circuit can prolong the data preservation time of the SRAM 16 from T1 to T2, and can dispense with an external element, such as an EEPROM, etc.例文帳に追加

従って、携帯用電子機器の電源電圧が低電圧化した仕様であっても、ＳＲＡＭ１６のデータ保持時間を従来のＴ１からＴ２まで延長でき、ＥＥＰＲＯＭ等の外部素子を不要とできる。 - 特許庁

To increase the operational margin of a memory integrated, circuit with a logic for mounting a plurality of SRAM macrocells of the like and to contrive to increase the operational margin of a computer system comprising the memory integrated circuit with the logic as a cash memory, for example, or the like.例文帳に追加

複数のＳＲＡＭマクロセルを搭載する論理付メモリ集積回路等の動作マージンを高め、論理付メモリ集積回路を例えばキャッシュメモリとして含むコンピュータシステム等の動作マージンを高める。 - 特許庁

In the multiport SRAM memory cell, an access transistor N3 of a first port is disposed inside a p-type well PW0, and an access transistor N6 of a second port is disposed inside a p-type well PW1.例文帳に追加

本発明のマルチポートＳＲＡＭメモリセルでは、第１ポートのアクセストランジスタＮ３はｐ型ウェルＰＷ０内に配置されており、かつ第２ポートのアクセストランジスタＮ６はｐ型ウェルＰＷ１内に配置されている。 - 特許庁

The filter circuit 40 fetches a WI signal, and generates a WI(A) signal and a WI(B) signal, and outputs the WI(B) signal to the SRAM 24 as a signal for limiting data writing.例文帳に追加

フィルタ回路４０はＷＩ信号を取り込むと共に、ＷＩ（Ａ）信号とＷＩ（Ｂ）信号とを生成し、そのうちＷＩ（Ｂ）信号を、データ書き込みを制限する信号としてＳＲＡＭ２４に出力する。 - 特許庁

The memory cell of the SRAM has a transfer MISFET, a drive MISFET and a load MISFET in such a manner that the load MISFET is formed on an upper part of the drive MISFET.例文帳に追加

ＳＲＡＭのメモリセルは、転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴで構成されており、負荷用ＭＩＳＦＥＴは、駆動用ＭＩＳＦＥＴの上部に形成されている。 - 特許庁

After the data stored in the DRAM 103 is saved in the stack area 102b of the SRAM 102, a power saving mode shift processing portion 104 stops a refresh action of the DRAM 103, and shifts to the power saving mode.例文帳に追加

ＤＲＡＭ１０３に格納されたデータがスタック領域１０２ｂに退避された後に、省電力モード移行処理部１０４は、ＤＲＡＭ１０３のリフレッシュ動作を停止し、省電力モードへ移行する制御を行なう。 - 特許庁

When the processor 1 makes a request to read out data, a clock control part 30 selects the clock signal CKL to supply a clock signal CK to a synchronous SRAM 2 and to a data control part 40.例文帳に追加

クロック制御部３０は、プロセッサ１からデータの読み出し要求が行われると、クロック信号ＣＫＬを選択してクロック信号ＣＫを同期式ＳＲＡＭ２へ与えると共に、データ制御部４０へ出力する。 - 特許庁

A motion vector detection section 62 transfers, in advance, the data of pixel regions with a high frequency of reference to the advance read purpose SRAM 64, within a prescribed searching range of a reference image stored in the frame memory 80.例文帳に追加

動きベクトル検出部６２は、フレームメモリ８０に保持された参照画像の所定の探索範囲の内、参照頻度の高い画素領域のデータをあらかじめフレームメモリ８０から先読み用ＳＲＡＭ６４に転送する。 - 特許庁

In the case that display setting of a caller telephone number in a telephone line indicates 'conventional notice', a TTI stored in an SRAM 25 is added to an image of the page memory 22 and the resulting image is transmitted.例文帳に追加

このとき電話回線における発信電話番号表示設定が「通常通知」である場合に、ページメモリ２２の画像にＳＲＡＭ２５に保持されているＴＴＩ（発信元名称記録）を付加して送信する。 - 特許庁

A DMA controller part 910 disconnects the CPU bus from the local bus by the bus switch 930 and performs DMA transfer from an SRAM 982b to a device in an image processing part 20 on the local bus in a burst mode.例文帳に追加

ＤＭＡコントローラ部９１０は、バススイッチ９３０によりＣＰＵバスとローカルバスとを切り離して、ローカルバス上で、ＳＲＡＭ９８２ｂから画像処理部２０内のデバイスにバーストモードにてＤＭＡ転送を行なう。 - 特許庁

In a case of manufacturing the SRAM cell, when implantation of impurity ions is performed at first time, ion implantation is performed under the condition where the ion concentration is comparatively high and acceleration voltage is low, and a source/drain diffusion layer 13 is formed.例文帳に追加

ＳＲＡＭセルの製造時において、１回目に不純物イオンを注入するときにはイオン濃度を比較的高く低加速電圧の条件でイオン注入し、ソース／ドレイン拡散層１３を形成する。 - 特許庁

To provide an interface circuit and method which controls a pseudo SRAM, the interface circuit performing refresh operation without being supplied with a refresh command from the outside.例文帳に追加

本発明は、擬似ＳＲＡＭを制御するインターフェース回路において、リフレッシュコマンドを外部から供給しなくてもリフレッシュ動作を可能とするインターフェース回路およびインターフェース方法を提供することを目的とする。 - 特許庁

An SRAM cell 1 comprises a pair of inverters employing load PMOS transistors Qp1 and Qp2 having a polysilicon film 5 functioning as a gate electrode and gate interconnect line, and a salicide layer 6 formed thereon.例文帳に追加

ＳＲＡＭセル１は、ゲート電極およびゲート配線として機能するポリシリコン膜５とその上に形成されたサリサイド層６とを有する負荷ＰＭＯＳトランジスタＱp1、Ｑp2を用いた一対のインバータを具備する。 - 特許庁

A filter arithmetic circuit 155 successively reads a predetermined number of continuous pixel groups that is an object of filter operation from both or either one of the two areas of the SRAM 150 to perform filter processing.例文帳に追加

フィルタ演算回路１５５は、ＳＲＡＭ１５０の２つの領域の両方から、もしくは、いずれか一方から、フィルタ演算の対象となる連続する所定数の画素群を順次読み出してフィルタ処理を行う。 - 特許庁

To provide a semiconductor storage that prevents a machined shape in a diffusion region from varying easily for reducing variation in the characteristics of a transistor, and can achieve high integration in a CMOS-type SRAM memory.例文帳に追加

本発明は、ＣＭＯＳ型ＳＲＡＭメモリセルにおいて、拡散領域の加工形状が変動しにくく、その結果としてトランジスタの特性ばらつきが少なく、高集積化が可能な半導体記憶装置を提供する。 - 特許庁

When the main CPU 10 and the sub-CPU 20 are started, a control program 18 for sub-CPUs is sent to the sub-CPU 20 via a communication line, and the sub-CPU 20 executes this by storing it in an SRAM 22.例文帳に追加

メインＣＰＵ１０およびサブＣＰＵ２０が起動したら、通信線を介してサブＣＰＵ用制御プログラム１８がサブＣＰＵ２０へ送られ、サブＣＰＵ２０はこれをＳＲＡＭ２２に格納して実行する。 - 特許庁

When a bit line BL_-2 is selected out of bit lines BL_-1, BL_-2, BL_-3 arranged in parallel in a SRAM, a transistor Tr_-2 is turned on and transistors Tr_-1, Tr_-3 are turned off based on column selecting signals CSL_-1, CSL_-2, CSL_-3.例文帳に追加

ＳＲＡＭにおいて、並行して配設されたビット線ＢＬ＿１，ＢＬ＿２，ＢＬ＿３のうち、ビット線ＢＬ＿２を選択する場合に、列選択信号ＣＳＬ＿１，ＣＳＬ＿２，ＣＳＬ＿３に基づいて、トランジスタＴｒ＿２をオン、トランジスタＴｒ＿１，Ｔｒ＿３をオフにする。 - 特許庁

A first memory cell transistor 21 constitutes part of the memory cell of an SRAM, and has a first-conductivity first gate electrode 24 and a pair of second-conductivity source/drain diffused layers 25.例文帳に追加

第１メモリセルトランジスタ２１は、ＳＲＡＭのメモリセルの一部を構成し、第１導電型の第１ゲート電極２４と、第１導電型と反対の第２導電型の１対の第１ソース／ドレイン拡散層２５と、を有する。 - 特許庁

The data channel is a channel for transmitting/receiving the data comprising a plurality of packets, while the LANI/F is allowed to write a maximum credit number (MAX Cred) of the packets into an SRAM as the shared memory when the channel opens.例文帳に追加

データチャネルは、複数パケットからなるデータを送受信するためのチャネルであり、ＬＡＮＩ／Ｆは、チャネルオープン時に、最大クレジット数（MAX_Cred）分のパケットを共有メモリとしてのＳＲＡＭに書き込むことを許可される。 - 特許庁

In the SRAM circuit, a power source voltage of a memory cell is adjusted, an optimal voltage is compared with a power source voltage of an auxiliary circuit by detecting a threshold voltage of a manufactured transistor, and substrate bias is further controlled.例文帳に追加

ＳＲＡＭ回路において、製造されたトランジスタのしきい値電圧を検出してメモリセルの電源電圧を周辺回路の電源電圧と比較して最適な電圧に調整し、さらに基板バイアスを制御する。 - 特許庁

For example, when second data transfer through the individual register 40 is executed after first data transfer through the shared SRAM, since the second data transfer executed through the individual register 40 is also executed through the FIFO when the first data transfer is mediated by an SRAM controller to be made to wait in the FIFO 200, the data transfer can be properly completed without completing the second data transfer ahead of the first data transfer.例文帳に追加

例えば共用ＳＲＡＭを介した第１のデータ転送後に個別レジスタ４０を介した第２のデータ転送を実行するときに、第１のデータ転送がＳＲＡＭコントローラで調停されてＦＩＦＯ２００で待たされた場合、個別レジスタ４０を介して実行される第２のデータ転送もＦＩＦＯを介すので、第２のデータ転送が第１のデータ転送に先だって完了されることがなく、適切にデータ転送を完了することができる。 - 特許庁

While divided programs are received from a communication line and temporarily stored in the F-ROM 104, a program for rewriting a program stored in the F-ROM 103 is copied from a program controlling a device main body to an SRAM 105 and stored; and the program stored in the F-ROM 103 is rewritten into the divided programs stored in the F-ROM 104 according to the program stored in the SRAM.例文帳に追加

通信回線から分割されたプログラムを受信し、その分割されたプログラムをＦ−ＲＯＭ１０４に一時的に格納する一方、装置本体を制御するプログラムからＦ−ＲＯＭ１０３に格納されたプログラムを書き換えるためのプログラムをＳＲＡＭ１０５にコピーして格納し、そのプログラムにしたがって、Ｆ−ＲＯＭ１０３に格納されたプログラムをＦ−ＲＯＭ１０４に格納された、分割されたプログラムに書き換える。 - 特許庁

In this case, connection 24 between the nodes of the SRAM is lower than a layer with the capacitance lower electrode 32 of the DRAM formed thereon and is formed on the same layer as for a capacitance contact 23, for example, which is higher than a layer with the bit line 22 formed thereon.例文帳に追加

そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。 - 特許庁

A three-dimensional look-up table is stored in an inexpensive dynamic memory, an expensive SRAM is not used for a whole color conversion processing apparatus but a cache memory of small capacitance is provided, thereby realizing an inexpensive, high-speed and accurate color conversion apparatus.例文帳に追加

３次元ルックアップテーブルを安価なダイナミックメモリに格納し、色変換処理装置には高価なＳＲＡＭを全て用いず、小容量のキャッシュメモリを設けることで、安価で高速な精度の高い色変換装置を実現する。 - 特許庁

In a volatile SRAM 1, a row decoder 4 is connected to a memory array 2 having many memory cells arranged inside the memory array 2 in a matrix shape through word lines 3, and a data control part 5 is connected to the memory array 2 through data lines 6.例文帳に追加

揮発性のＳＲＡＭ１において、その内部にマトリックス状に配置された複数のメモリセルを多数有するメモリアレイ２に、ワード線３を介してロウデコーダ４が接続され、データ線６を介してデータ制御部５が接続されている。 - 特許庁

This SRAM memory cell 1 has three storage holding states of a state in which 0, 1 are stored in storage nodes N1, N2, a state in which 1, 0 are stored in storage nodes N1, N2, a state in which 1, 1 are stored in storage nodes N1, N2.例文帳に追加

このＳＲＡＭのメモリセル１は、記憶ノードＮ１，Ｎ２に０，１を記憶する状態と、記憶ノードＮ１，Ｎ２に１，０を記憶する状態と、記憶ノードＮ１，Ｎ２に１，１を記憶する状態との３つの記憶保持状態を有する。 - 特許庁

In a chromatic aberration of magnification correction section 140, chromatic aberration of magnification is corrected, for each of pixel data of RGB color components, by converting coordinates using a memory such as a SRAM of small capacitance and low latency or of small capacitance and multi-port.例文帳に追加

倍率色収差補正部１４０では、ＲＧＢ各色成分の画素データ毎に、それぞれ小容量小レイテンシまたは小容量多ポートのＳＲＡＭ等のメモリを用いて座標変換して倍率色収差を補正する。 - 特許庁

To provide an SRAM (Static Random Access Memory) cell circuit which makes a dedicated read line unnecessary by suppressing limiting conditions on transistor dimensions in ensuring certain write operation and read operation and reducing the number of transistors used, and to provide its driving method.例文帳に追加

書き込み動作や読み出し動作を確実にすることに伴うトランジスタ寸法への制約条件を抑制し、使用トランジスタ数を少なくし、読み出し専用線を不要とするＳＲＡＭセル回路およびその駆動方法を提供する。 - 特許庁

In the SRAM memory cell constituted by using an FD-SOI transistor, a stable operation of the memory cell is enabled by controlling Vth to increase current by controlling well potential under a BOX layer of a drive transistor.例文帳に追加

ＦＤ−ＳＯＩトランジスタを用いて構成されたＳＲＡＭメモリセルにおいて、駆動トランジスタのＢＯＸ層下のウエル電位を制御することでＶｔｈを制御して電流を増加させて、メモリセルの安定動作を可能とする。 - 特許庁

When existence of a defect is inspected by applying driving voltage to each pixel 26 of the array substrate, voltage higher than usually driving voltage is applied to the first electrode of the second thin film transistor 53 which is a constituent of the SRAM driving circuit 50.例文帳に追加

アレイ基板の各画素２６に駆動電圧を印加して欠陥の有無を検査する際、ＳＲＡＭ駆動回路５０を構成する第２薄膜トランジスタ５３の第１電極に、通常駆動用の電圧よりも高い電圧を印加する。 - 特許庁

One of the source area and drain area of a TFT 21 for selection is connected to one of source signal lines 23 and the other is connected to the input side of an SRAM (static random access memory) 24, whose output side is connected to a light emitting element 25.例文帳に追加

選択用ＴＦＴ２１のソース領域とドレイン領域のうち、一方をソース信号線２３の１つと、他方をＳＲＡＭ２４の入力側とそれぞれ接続し、ＳＲＡＭ２４の出力側と発光素子２５とを接続する。 - 特許庁

Since a single wiring is required per a single memory cell row, an SRAM of T-type bit line structure is easily configured using the landscape-type memory cell MC, resulting in a smaller layout area and faster operation speed.例文帳に追加

１メモリセル行当り１本の配線を設ければよいので、横長型メモリセルＭＣを用いてＴ型ビット線構造のＳＲＡＭを容易に構成でき、レイアウト面積の縮小化と動作速度の高速化を図ることができる。 - 特許庁

The SRAM cell circuit is caused to be in a write state or a read state by making either a write control transistor or a read control transistor into a conducting state after disconnecting the positive feedback circuit by placing the feedback control transistor in the non-conducting state.例文帳に追加

帰還制御トランジスタを非導通状態として正帰還回路を切断した後、書き込み制御トランジスタ又は読み出し制御トランジスタのいずれかを導通状態として、書き込み状態又は読み込み状態とする。 - 特許庁

In a SRAM, a timing generator 20 generates a signal WDL which rises to a 'H' level responding to a transition point of write-in data DI and falls to a 'L' level before an external control signal /ME rises to a 'H' level.例文帳に追加

ＳＲＡＭにおいて、タイミングジェネレータ２０は、書込データＤＩの遷移点に応答して「Ｈ」レベルに立上がり、外部制御信号／ＷＥが「Ｈ」レベルに立上がる前に「Ｌ」レベルに立下がる信号ＷＤＬを生成する。 - 特許庁

In the memory macro (DRAM, SRAM, ROM, flash memory, or the like) mixedly mounted semiconductor integrated circuit, a pad 5 dedicated to memory macro inspection is arranged on a memory macro 2 to suppress the increase in number of normal pads 4 and the increase in chip area.例文帳に追加

メモリマクロ（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシュメモリなど）混載型半導体集積回路において、メモリマクロ２上にメモリマクロ検査専用パッド５を配置することによって、通常パッド４の増加を抑え、チップ面積の拡大を抑える。 - 特許庁

A bit line load controller 13 of an SRAM generates control signals ϕA, ϕB in response to internal read/write signal int/WE, internal chip selection signal int/CS and a word line activation signal WLE.例文帳に追加

ＳＲＡＭのビット線負荷制御回路１３は、内部読出／書込制御信号ｉｎｔ／ＷＥ、内部チップ選択信号ｉｎｔ／ＣＳおよびワード線活性化信号ＷＬＥに応答して、制御信号φＡ，φＢを生成する。 - 特許庁

The power source control circuit 7 controls the power source circuit 5 based on the stored information and makes the power source circuit 5 output the maximum voltage value at which storage data of the SRAM cell is not reserved as power source voltage CELL-VSS.例文帳に追加

電源制御回路７は、記憶した情報に基づいて電源回路５を制御し、電源回路５から、電源電圧ＣＥＬＬ−ＶＳＳとして、ＳＲＡＭセルの記憶データを反転させない最大電圧値を出力させる。 - 特許庁